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TWI500151B - 用於半導體裝置的溝槽遮罩結構和方法 - Google Patents

用於半導體裝置的溝槽遮罩結構和方法 Download PDF

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TWI500151B
TWI500151B TW098137614A TW98137614A TWI500151B TW I500151 B TWI500151 B TW I500151B TW 098137614 A TW098137614 A TW 098137614A TW 98137614 A TW98137614 A TW 98137614A TW I500151 B TWI500151 B TW I500151B
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彼得Ａ 伯凱
布萊恩 普瑞特
普拉撒 凡卡翠曼
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半導體組件工業公司
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Description

用於半導體裝置的溝槽遮罩結構和方法
本文件通常涉及半導體裝置，且尤其是涉及絕緣閘極結構(insulated gate structure)和形成方法。
金屬氧化物場效應電晶體(MOSFET)裝置用在很多功率轉換應用例如dc-dc轉換器中。在一般的MOSFET中，閘極電極給開啟和關閉控制提供適當的閘極電壓的施加。作為例子，在n型增強模式MOSFET中，當導電的n型反型層(即，溝道區)回應於正閘極電壓的施加而在p型主體區中形成時，出現開啟，該正閘極電壓超過內在的臨界值電壓。反型層將n型源極區連接到n型汲極區，並允許在這些區之間的多數載流子導電。
有一類MOSFET裝置，其中閘極電極在從半導體材料例如矽的主表面向下延伸的溝槽中形成。此類裝置中的電流主要是垂直的，且作為結果，裝置單元可能更被更緊密地包裝。在所有其他都相等的情況下，這增加了載流容量，並減小了裝置的導通電阻。
在某些應用中，高頻轉換特徵很重要，且某些設計技術用於減小電容效應，從而提高了轉換性能。作為例子，以前已知將閘極電極之下的額外電極合併在溝槽MOSFET裝置中，並將此額外電極連接到源電極或另一偏壓源極。該額外電極常常稱為「遮罩電極」，並尤其起作用來減小閘極到汲極電容。遮罩電極以前也在平面MOSFET裝置中使用。
雖然遮罩電極提高了裝置性能，但仍然存在將其更有效地與其他裝置結構集成的挑戰。這些挑戰包括避免額外的掩蔽步驟，處理非平面狀況，以及避免晶粒面積的額外消耗。這些挑戰尤其影響成本和可製造性。此外，存在提供具有遮罩電極的裝置的機會，遮罩電極具有最佳和更可靠的性能。
因此，需要結構和製造方法來將遮罩電極結構與其他裝置結構有效地集成，並提供最佳和更可靠的性能。
本發明之一實施例係提供一種半導體裝置結構，其包括：半導體材料區，其具有第一主表面；第一溝槽結構，其在半導體裝置的主動區中形成，其中，該第一溝槽結構包括第一溝槽、第一控制電極和第一遮罩電極；控制墊，其形成為覆蓋在該第一主表面上，並連接到該第一控制電極；以及第二溝槽結構，其在該控制墊的至少一部分下的該半導體材料區中形成，其中，該第二溝槽結構包括第二溝槽、絕緣層和第二遮罩電極，且其中，該第二遮罩電極和該第一遮罩電極連接在一起，且其中，該第二溝槽結構配置為遮罩結構，以從該半導體材料區隔離該控制墊。
本發明之另一實施例係提供一種半導體裝置結構，其包括：半導體材料區，其具有主表面以及第一邊緣和相對的第二邊緣；第一溝槽，其在該半導體材料區中形成，在從該第一邊緣到該第二邊緣的方向上延伸；第一遮罩電極，其在該第一溝槽中形成；第一控制電極，其在該第一溝槽中形成；第二溝槽，其在該半導體材料區中形成；絕緣層，其在該第二溝槽中形成；第二遮罩電極，其在該第二溝槽中形成，覆蓋在該絕緣層上；控制墊，其形成為覆蓋在該第二溝槽的至少一部分上，其中，該控制墊連接到該第一控制電極；以及第一遮罩電極導線，其形成為覆蓋在該主表面上，其中，該第一遮罩電極導線連接到該第二遮罩電極。
本發明之另一實施例係提供一種半導體裝置結構，其包括：半導體材料區，其具有第一主表面；第一溝槽結構，其在半導體裝置的主動區中形成，其中，該第一溝槽結構包括第一溝槽、第一控制電極和第一遮罩電極；控制墊，其形成為覆蓋在該第一主表面上，並連接到該第一控制電極；第二溝槽結構，其在該控制墊的至少一部分下的該半導體材料區中形成，其中，該第二溝槽結構包括第二溝槽、絕緣層和第二遮罩電極，且其中，該第二遮罩電極和該第一遮罩電極連接在一起，且其中，該第二溝槽結構形成為沒有控制電極；以及介電層，其在該控制墊和該第二溝槽結構之間形成。
本發明之另一實施例係提供一種用於形成半導體裝置的方法，其包括步驟：提供具有主表面以及第一邊緣和相對的第二邊緣的半導體材料區；在該半導體材料區中形成在從該第一邊緣到該第二邊緣的方向上延伸的第一溝槽；在該第一溝槽中形成第一遮罩電極；在該第一溝槽中形成第一控制電極；在該半導體材料區中形成第二溝槽；在該第二溝槽中形成絕緣層；在該第二溝槽中形成第二遮罩電極，覆蓋在該絕緣層上；形成覆蓋在該第二溝槽的至少一部分上的控制墊，其中，該控制墊連接到該第一控制電極；以及形成覆蓋在該主表面上的第一遮罩電極導線，其中，該第一遮罩電極導線連接到該第二遮罩電極。
通常，本描述涉及一種用於半導體裝置的遮罩結構。在一個實施方式中，遮罩結構在複數個緊密間隔的溝槽中形成，並包括絕緣層、在每個溝槽中的遮罩電極和覆蓋在溝槽上的層間介電。在一個實施方式中，遮罩電極配置成連接到地電勢。在一個實施方式中，遮罩結構置於控制墊結構的至少一部分之下。在另一實施方式中，遮罩結構置於控制導線配置(control runner configuration)的至少一部分之下。
圖1示出具有遮罩電極21的半導體裝置或單元10的部分橫截面圖。該橫截面例如沿著從圖2所示的裝置20的主動區204起的參考線I-I截取。在該實施方式中，裝置10包括MOSFET結構，但應理解，該描述也適用於絕緣閘極雙極電晶體(IGBT)、MOS閘控晶閘管等。
裝置10包括半導體材料區、半導體材料或半導體區11，其包括例如具有在從大約0.001ohm-cm到大約0.005ohm-cm的範圍內的電阻係數的n型矽基板12。基板12可摻雜有磷或砷。在所示實施方式中，基板12為裝置10提供汲極接觸或第一載流接觸。半導體層、漂移區或延伸的汲極區14在基板12中或上形成或覆蓋在基板12上。在一個實施方式中，使用傳統的外延生長技術形成半導體層14。可選地，使用傳統的摻雜和擴散技術形成半導體層14。在適合於50伏裝置的實施方式中，半導體層14是具有大約1.0x1016 原子/cm3 的摻雜劑濃度的n型，並具有從大約3微米到大約5微米的厚度。半導體層14的厚度和摻雜劑濃度根據裝置10的期望汲極到源極崩潰電壓(BVDSS )率來增加或減小。應理解，其他材料可用於半導體材料11或其包括矽鍺、矽鍺碳、摻碳矽、碳化矽等的部分。此外，在可選實施方式中，基板12的導電類型轉換為與半導體層14的導電類型相反，以形成例如IGBT實施方式。
裝置10還包括從半導體材料11的主表面18延伸的主體、底部、PHV或摻雜區31。主體區31具有與半導體層14的導電類型相反的導電類型。在本例中，主體區31是p型導電性。主體區31具有適合於形成反型層的摻雜劑濃度，反型層作為裝置10的導電溝道或溝道區45操作。主體區31從主表面18延伸到例如從大約0.5微米到大約2.0微米的深度。n型源極區、電流傳導區或載流區33在主體區31內或中形成或覆蓋在主體區31上，並從主表面18延伸到例如從大約0.1微米到大約0.5微米的深度。p型主體接觸或接觸區36可在主體區31中形成，並配置成向主體區31提供較低的接觸電阻。
裝置10進一步包括溝槽控制、溝槽閘極或溝槽結構19，其在實質上垂直的方向上從主表面18延伸。可選地，溝槽控制結構19或其部分具有錐形形狀。溝槽結構19包括在半導體層14中形成的溝槽22。例如，溝槽22具有從大約1.5微米到大約2.5微米或更深的深度。在一個實施方式中，溝槽22一直延伸而通過半導體層14進入基板12中。在另一實施方式中，溝槽22在半導體層14內終止。
鈍化層、絕緣層、場絕緣層或區24在溝槽22的下部分上形成，並包括例如氧化物、氮化物、其組合等。在一個實施方式中，絕緣層24是氧化矽並具有從大約0.1微米到大約0.2微米的厚度。絕緣層24可以在厚度上是一致的或為可變的厚度。此外，層24的厚度可根據期望的汲極到源極崩潰電壓(BVDSS )變化。在溝槽22的實質上位於中央的下部分中形成覆蓋在絕緣層24上的遮罩電極21。在一個實施方式中，遮罩電極21包括可被摻雜的多晶半導體材料。在另一實施方式中，遮罩電極21可包括其他導電材料。在下面描述的接觸結構實施方式中，溝槽22在接觸結構區域中的部分具有也沿著上側壁部分的絕緣層24。
鈍化、介電或絕緣層26沿著溝槽22的上側壁部分形成，並配置為閘極介電區或層。作為例子，絕緣層26包括氧化物、氮化物、五氧化二鉭、二氧化鈦、鈦酸鍶鋇、其組合等。在一個實施方式中，絕緣層26是氧化矽，並具有從大約0.01微米到大約0.1微米的厚度。在一個實施方式中，絕緣層24比絕緣層26厚。形成覆蓋在遮罩電極21上的鈍化、介電或絕緣層27，且在一個實施方式中，絕緣層27具有在絕緣層24和絕緣層26的厚度之間的厚度。在一個實施方式中，絕緣層27具有大於絕緣層26的厚度的厚度，這提高了氧化物崩潰電壓性能。
溝槽結構19進一步包括控制電極或閘極電極28，其形成為覆蓋在絕緣層26和27上。在一個實施方式中，閘極電極28包括摻雜的多晶半導體材料，例如摻雜有n型摻雜劑的多晶矽。在一個實施方式中，溝槽結構19進一步包括鄰近閘極電極28或其上表面形成的金屬或矽化物層29。層29配置成減小閘極電阻。
層間介電(ILD)、介電、絕緣或鈍化層41形成為覆蓋在主表面18上並在溝槽結構19之上。在一個實施方式中，介電層41包括氧化矽並具有從大約0.4微米到大約1.0微米的厚度。在一個實施方式中，介電層41包括摻雜有磷或硼的沉積的氧化矽以及磷。在一個實施方式中，介電層41被平面化，以提供更均勻的表面狀況，這提高了可製造性。
導電區或插塞43通過在介電層41和半導體層14的部分中的開口或通孔形成，以通過接觸區36提供與源極區33和主體區31的電接觸。在一個實施方式中，導電區43是導電插塞或插塞結構。在一個實施方式中，導電區43包括導電屏障結構或襯板加導電填充材料。在一個實施方式中，屏障結構包括金屬/金屬氮化物配置，例如鈦/氮化鈦等。在另一實施方式中，屏障結構進一步包括金屬矽化物結構。在一個實施方式中，導電填充材料包括鎢。在一個實施方式中，導電區43被平面化，以提供更均勻的表面狀況。
導電層44形成為覆蓋在主表面18上，且導電層46形成為覆蓋在半導體材料11的與主表面18相對的表面上。導電層44和46配置成提供裝置10的各個裝置部件和下一級元件之間的電連接。在一個實施方式中，導電層44是鈦/氮化鈦/鋁銅等，並配置為源電極或端子。在一個實施方式中，導電層46是可軟焊的金屬結構，例如鈦鎳銀、鉻鎳金等，並配置為漏電極或端子。在一個實施方式中，形成覆蓋在導電層44上的另一鈍化層(未示出)。在一個實施方式中，遮罩電極21(在另一平面內)連接到導電層44，以便當裝置10在使用中時遮罩電極21配置為處於與源極區33相同的電勢。在另一實施方式中，遮罩電極21配置成被獨立地偏壓。
在一個實施方式中，如下地進行裝置10的操作。假定源電極(或輸入端子)44和遮罩電極21在零伏的電勢VS 下操作，閘極電極28接收大於裝置10的導電臨界值的2.5伏的控制電壓VG ，而汲極電極(或輸出端子)46在5.0伏的汲極電勢VD 下操作。VG 和VS 的值使主體區31顛倒相鄰的閘極電極28以形成溝道45，其將源極區33電連接到半導體層14。裝置電流IDS 從漏電極46流出並途經源極區33、溝道45和半導體層14，到達源電極44。在一個實施方式中，IDS 大約為1.0安培。為了將裝置10轉換成關閉狀態，小於裝置10的導電臨界值的控制電壓VG 被施加到閘極電極28(例如，VG <2.5伏)。這移除了溝道45，且IDS 不再流經裝置10。
遮罩電極21配置成控制主體區31和半導體層14之間的耗盡層的寬度，這增加了源極到汲極崩潰電壓。此外，遮罩電極21幫助減小裝置10的閘極到汲極電荷。另外，因為與其他結構相比，有閘極電極28與半導體層14的較少重疊，所以，裝置10的閘極到汲極電容減小了。這些特徵增強了裝置10的開關特性。
圖2示出包括圖1的裝置10的半導體裝置、晶粒或晶片20的頂部平面圖。為了透視，圖2通常在圖1所示的半導體材料11的主表面18處向下看。在該實施方式中，裝置20由晶粒邊緣51限制，當以晶圓形式時，其可為用於將晶片20與其他裝置分開的劃線的中心。裝置20包括控制墊、閘極金屬墊或閘極墊52，其配置成通過閘極金屬導線(gate metal runner)或閘極導線或進料溝槽(feed)53、54和56電接觸閘極電極28(圖1中示出)。在該實施方式中，閘極金屬墊52放置在裝置20的角部分238中。在一個實施方式中，閘極導線54與裝置20的邊緣202相鄰，且閘極導線56與裝置20的另一邊緣201相鄰，邊緣201與邊緣202相對。在一個實施方式中，溝槽22在從邊緣201到邊緣202的方向上延伸。在一個實施方式中，裝置20的中央部分203沒有任何閘極導線。也就是說，在一個實施方式中，閘極導線只放置在裝置20的週邊或邊緣部分中。
在該實施方式中配置為源極金屬層的導電層44在裝置20的有源部分204和206上形成。在一個實施方式中，導電層44的部分444包圍在閘極導線54的端部部分541周圍。導電層44的部分446包圍在閘極導線56的端部部分561周圍，並 被表示為結構239。結構239進一步在圖24中更詳細地示出。導電層44進一步配置成形成遮罩電極接觸、導線或進料溝槽64和66，其在該實施方式中提供與遮罩電極21的接觸。在此配置中，導電層44連接到遮罩電極21。在上述包圍在周圍的配置中，導電層44、部分444和446、遮罩電極導線64和66以及閘極導線54和56在同一平面中，且彼此不重疊。該配置提供了單個金屬層的使用，這簡化了製造。
在一個實施方式中，遮罩電極導線66放置在裝置20的邊緣201和閘極導線56之間，而遮罩電極導線64放置在裝置20的邊緣202和閘極導線54之間。在一個實施方式中，在遮罩接觸區、接觸區或帶67中產生與遮罩電極21的額外的接觸，其將裝置20的主動區分成部分204和206。接觸區67是裝置20上的另一位置，在該位置產生導電層44和遮罩電極21之間的接觸。接觸區67配置成將閘極電極28分成在裝置20內的兩個部分。這兩個部分包括從閘極導線54提供的一個部分和從閘極導線56提供的另一部分。在此配置中，閘極電極材料28缺乏接觸區67。也就是說，閘極電極28不通過接觸區67。
在將閘極墊52放置在裝置20的角(例如，角238)中的實施方式中，閘極電阻的效應可最佳地分佈在裝置20內的接觸區67的整個選定或預定佈置中。該預定佈置提供更均勻的開關特性。在一個實施方式中，接觸區67從中心203偏移，以便與邊緣201相比，接觸區67更接近於邊緣202，且閘極墊52位於與邊緣201相鄰的角部分238中。也就是說，接觸區67放置成更接近於與閘極墊52被放置的角和邊緣相對的邊緣。該配置減小了在主動區206中的閘極電極28的長度，並增加了在主動區204中的閘極電極28的長度，這提供了閘極電阻負載的更有效的分佈。
在一個實施方式中，接觸區67置於裝置20上的偏移位置中，以將主動區206中的閘極電阻減小閘極導線53的電阻的大約一半，並將主動區204中的閘極電阻增加閘極導線53的電阻的大約一半。該實施方式中，主動區206的閘極電阻由下式給出：
2RgFET206 +R53 -(R53 /2)
其中，RgFET206 是當接觸區67置於裝置20的中心時主動區206中的閘極電極28的電阻，而R53 是金屬導線53的電阻。主動區204的閘極電阻由下式給出：
2RgFET204 +R53 /2
其中，RgFET204 是當接觸區67置於裝置20的中心時主動區204中的閘極電極28的電阻。這是最佳化閘極電阻的分佈的接觸區域67的預定佈置的例子。
在另一實施方式中，遮罩接觸區67是用於產生與遮罩電極21的接觸的唯一的遮罩接觸，並置於裝置20的內部部分中。也就是說，在該實施方式中，不使用遮罩電極導線64和66。該實施方式例如在轉換速度不重要時是適當的，但其中期望遮罩電極的縮減表面場(resurf)效應。在一個實施方式中，遮罩接觸區67置於裝置20的中心。在另一實施方式中，遮罩接觸區67放置成從裝置20的中心偏離。在這些實施方式中，遮罩接觸區67提供與溝槽22中或內部的遮罩電極21的接觸，而控制電極導線54和56產生與在邊緣201和202附近的溝槽22中或內部的控制電極28的接觸。該實施方式進一步節省了裝置20內的空間。在另一實施方式中，控制電極28延伸並重疊在主表面18上，且控制電極導線54和56產生與溝槽22外部的控制電極的接觸。
圖3是半導體裝置、晶粒或晶片30的另一實施方式的頂視圖。在該實施方式中，類似於裝置20，閘極墊52置於裝置30的角部分238中。裝置30類似於裝置20，除了閘極導線54和56配置成降低閘極電阻的從左到右的不一致性。在一個實施方式中，閘極導線56在實質上中央的位置562處通向、連接或鏈結到額外的閘極導線560。閘極導線560接著連接到主動區204中的閘極電極28(在圖1中示出)。在另一實施方式中，閘極導線54在實質上中央的位置542處通向、連接或鏈結到閘極導線540。閘極導線540接著連接到主動區206中的閘極電極28(在圖1中示出)。應理解，閘極導線54和56中的一個或兩個能夠以這樣的方式配置。此外，如果被使用，則遮罩接觸區67可如圖2所示的那樣在裝置30中偏移。在一個實施方式中，遮罩電極導線66置於閘極導線56和560與邊緣201之間，而遮罩電極導線64置於閘極導線54和540與邊緣202之間。圖3的閘極導線配置也可用在不包括遮罩電極的裝置中，以減小閘極電阻的從左到右的不一致性。
圖4示出在圖2中沿參考線IV-IV截取的閘極/遮罩電極接觸結構、連接結構或接觸結構或區40的放大的橫截面圖。通常，結構40是在閘極電極28與閘極導線54和56之間產生接觸以及在遮罩電極21與遮罩電極導線64和66之間產生接觸的接觸區。在以前已知的閘極/遮罩電極接觸結構中，多晶矽或其他導電材料的雙重堆疊(double stack)置於在裝置的週邊或場區域中的基板的主表面的頂部上，以便能夠產生接觸。材料的這樣的雙重堆疊可對表面狀況增加超過1.2微米的厚度。主表面上的材料的雙重堆疊產生了一些問題，其包括非平面的表面狀況，這影響隨後的光刻步驟和可製造性。這些以前已知的結構也增加了晶粒尺寸。
結構40配置成尤其處理以前已知的裝置的雙重多晶矽堆疊問題。特別地，遮罩電極21的上表面210和閘極電極28的上表面280都在半導體材料11的主表面18之下凹進，以便在溝槽22內或直接在其內部產生與遮罩電極21和閘極電極28的接觸。也就是說，在一個實施方式中，閘極電極28和遮罩電極21在主表面18上不重疊或延伸。導電結構431將閘極導線56連接到閘極電極28，而導電結構432將遮罩電極導線66連接到遮罩電極21。導電結構431和432類似於結合圖1描述的導電結構43。結構40使用平面化的介電層41和平面化的導電結構431和432來提供更平坦的表面狀況。該結構在功率裝置技術中實現亞微米級光刻和全局平面化。此外，該配置使導電層44的部分444能夠包圍在閘極導線54的端部部分541周圍(如圖2所示)，以及使部分446能夠包圍在閘極導線56的端部部分561周圍(如圖2所示)， 並且在不消耗太多晶粒面積的情況下這麼做。
在另一實施方式中，遮罩電極21重疊在主表面18上，且在那裏產生與遮罩電極21的接觸，同時閘極電極28保持在溝槽22內，而不重疊住遮罩層21的上表面210或主表面18，且在溝槽22內或上產生與閘極電極28的接觸。該實施方式在圖25中示出，圖25是結構401的橫截面圖，結構401類似於結構40，除了遮罩電極21重疊住主表面18，如上該。在該實施方式中，遮罩電極21和導電層44包圍在端部部分541和561(在圖2中示出)周圍，且源極金屬44通過介電層41中的開口產生與遮罩電極21的接觸。
結構40的另一特徵是絕緣層24和27，其比絕緣層26(在圖1中示出)厚，甚至在遮罩電極21接近主表面18的地方圍繞並覆蓋遮罩電極21。在以前已知的結構中，較薄的閘極氧化物在場或週邊區域中將閘極電極與遮罩電極分開。在以前已知的結構中，氧化物在產生兩個閘極遮罩定線的頂部表面到溝槽介面處較薄。然而，閘極或遮罩氧化物變薄的這樣的結構容易受到氧化物擊穿和裝置故障。結構40通過使用較厚的絕緣層24和27減小了這種易感性。該特徵進一步在圖17-18中示出。
現在轉到作為部分橫截面圖的圖5-16，描述了製造圖4的結構40的方法。應理解，用於形成結構40的處理步驟可為與用於形成圖1的裝置10以及圖20-23該的遮罩結構相同的步驟。圖5示出在早期製造步驟的結構40。介電層71在半導體材料11的主表面18上形成。在一個實施方式中，介電層71是氧化層，例如低溫沉積的氧化矽，並具有從大約0.25微米到大約0.4微米的厚度。接著，掩蔽層例如圖案化的光致抗蝕層72在介電層71上形成，然後介電層71被圖案化以提供開口73。在該實施方式中，開口73相應於用於形成溝槽22的很多溝槽開口之一。介電層71的未掩蔽部分接著使用傳統技術被移除，然後層72被移除。
圖6示出在溝槽22之一被蝕刻到半導體層14中之後的結構40。為了透視，該視圖平行於溝槽22在裝置20和30上延伸的方向。也就是說，在圖6中，溝槽22從左到右延伸。作為例子，使用具有碳氟化合物化學性質的等離子蝕刻技術來蝕刻溝槽22。在一個實施方式中，溝槽22具有大約2.5微米的深度，且介電層71的一部分在用於形成溝槽22的過程期間被移除。在一個實施方式中，溝槽22具有大約0.4微米的寬度，並可逐漸變細或向外張開到0.6微米，其中形成例如導電結構431和432，以將閘極電極28和遮罩電極21分別電連接到閘極導線54或56和遮罩電極導線56或66。溝槽22的表面可在其形成之後使用傳統技術被清潔。
圖7示出在額外的處理之後的結構40。具有大約0.1微米厚度的犧牲氧化層形成為覆蓋在溝槽22的表面上。該過程配置成與溝槽22的下部分比較朝著溝槽22的頂部提供更厚的氧化物，這在溝槽中安排了斜坡。該過程也移除了損壞，並沿著溝槽22的下表面形成曲線。接著，犧牲氧化層和介電層71被移除。絕緣層24接著在溝槽22的表面上形成。作為例子，絕緣層24是氧化矽，並具有從大約0.1微米到大約0.2微米的厚度。多晶半導體材料層接著被沉積而覆蓋在主表面18上並在溝槽22內。在一個實施方式中，多晶半導體材料包括多晶矽並摻雜有磷。在一個實施方式中，多晶矽具有從大約0.45微米到大約0.5微米的厚度。在一個實施方式中，多晶矽在升高的溫度下退火，以減少或消除任何空隙。多晶矽接著被平面化以形成區215。在一個實施方式中，使用化學機械平面化處理來平面化多晶矽，該處理對多晶矽是優先選擇的。區215被平面化成絕緣層24的部分245，絕緣層24配置為阻擋層。
圖8示出在隨後的處理之後的結構40。掩蔽層(未示出)形成為覆蓋在結構40上並被圖案化以保護區215的將不被蝕刻的那些部分，例如部分217。區215的被暴露部分接著被蝕刻，以便被蝕刻的部分在主表面18之下凹進而形成遮罩電極21。在一個實施方式中，區215在主表面18之下被蝕刻到大約0.8微米。在一個實施方式中，選擇性的各向同性蝕刻用於該步驟。各向同性蝕刻進一步提供圓形部分216，其中遮罩電極21轉變成部分217，部分217朝著主表面18向上延伸。該步驟進一步從溝槽22的上表面的被暴露部分清除多晶半導體材料。可接著移除任何其餘的掩蔽材料。在一個實施方式中，絕緣層24的部分245被暴露給蝕刻劑以減小其厚度。在一個實施方式中，移除大約0.05微米。接著，從遮罩電極21移除額外的多晶材料，以便包括部分217的遮罩電極21的上表面210在主表面18之下凹進，如圖9所示。在一個實施方式中，移除大約0.15微米的材料。
圖10示出在更進一步的處理之後的結構40。絕緣層24的一部分被移除，其中遮罩電極21的部分217凹進。這形成氧化物短柱結構247，其配置成在隨後的處理步驟期間減小應力效應。在氧化物短柱結構247形成之後，氧化層(未示出)形成為覆蓋在遮罩電極21和溝槽22的上表面上。在一個實施方式中，使用熱氧化矽生長過程，其使覆蓋在遮罩電極21上的較厚的氧化物生長，因為遮罩電極21是多晶材料和沿著溝槽22的被暴露側壁的較薄的氧化物，因為這些側壁實質上是單晶半導體材料。在一個實施方式中，氧化矽生長並在溝槽22的側壁上具有大約0.05微米的厚度。該氧化物有助於使遮罩電極21的上表面平滑。該氧化物接著從溝槽22的側壁移除，同時留下氧化物的覆蓋在遮罩電極21上的那一部分。接著，形成覆蓋在溝槽22的上側壁上的絕緣層26，這也增加了已經覆蓋在遮罩電極21上或在遮罩電極21上形成的介電材料的厚度，以在其上形成絕緣層27。在一個實施方式中，氧化矽生長，以形成絕緣層26和27。在一個實施方式中，絕緣層26具有大約0.05微米的厚度，且絕緣層27具有大於大約0.1微米的厚度。
圖11示出在形成覆蓋在主表面18上的多晶半導體材料之後的結構40。在一個實施方式中，使用摻雜的多晶矽，磷為適當的摻雜劑。在一個實施方式中，大約0.5微米的多晶矽沉積而覆蓋在主表面18上。在一個實施方式中，多晶矽接著在升高的溫度下退火，以移除任何空隙。接著使用傳統技術移除任何表面氧化物，且多晶矽接著被平面化以形成閘極電極28。在一個實施方式中，使用化學機械平面化，氧化物覆蓋在主表面18上，提供阻擋層。
接著，閘極電極28經受蝕刻處理，以使主表面18之下的上表面280凹進，如圖12所示。在一個實施方式中，乾燥蝕刻用於使具有相對於多晶矽和氧化矽選擇的化學性質的上表面280凹進。在一個實施方式中，氯化學性質、溴化學性質或這兩種化學性質的混合用於此步驟。使用該蝕刻步驟來從部分217的表面210上的氧化層移除多晶半導體是方便的，以便當矽化物層用在閘極電極28上時，它不在表面210上形成，這將在隨後的處理步驟中複雜化遮罩電極21的接觸。
圖13示出在形成覆蓋在表面280上的矽化物層29之後的結構40。在一個實施方式中，矽化物層29是鈦。在另一實施方式中，矽化物層29是鈷。在進一步的實施方式中，自對準的矽化物(salicide)處理用於形成層29。例如，在第一個步驟中，從主表面280移除任何殘留氧化物。然後，鈦或鈷沉積而覆蓋在結構40上。接著，低溫快速熱步驟(大約650攝氏度)用於使金屬和被暴露的多晶半導體材料起反應。結構40接著在選擇的蝕刻劑中被蝕刻，以僅移除未反應的鈦或鈷。高溫(大於約750攝氏度)下的第二快速熱步驟接著用於穩定化膜並降低其電阻係數，以形成層29。
在下一序列的步驟中，形成覆蓋在結構40上的ILD 41，如圖14所示。在一個實施方式中，使用大氣壓化學氣相沉積來沉積摻入氧化矽的大約0.5微米的磷。接著，基於大約0.5微米的矽烷的等離子增強型化學氣相沉積氧化物在摻雜有磷的氧化物上形成。氧化層接著使用例如化學機械平面花被平面化回大約0.7微米的最終厚度，以形成ILD 41。在圖14中，絕緣層27和短柱247顯示為不再在ILD 41內，因為在該實施方式中它們都包括氧化物，但應理解，它們可存在於最終結構中。
圖15示出在溝槽開口151和152已經在ILD 41中形成以暴露矽化物層29和遮罩電極21的一部分之後的結構40。傳統的光刻和蝕刻步驟用於形成開口151和152。接著，遮罩電極21的被暴露部分進一步被蝕刻以使表面210之下的部分217的部分凹進。
接著，導電結構或插塞431和432分別在開口151和152內形成，如圖16所示。在一個實施方式中，導電結構431和432是鈦/氮化鈦/鎢插塞結構，並使用傳統技術形成。在一個實施方式中，使用例如化學機械平面化來平面化導電結構431和432，所以ILD 41以及導電結構431和432的上表面更均勻。其後，導電層形成為覆蓋在結構40上並被圖案化，以形成導電閘極導線56、遮罩電極導線66和源極金屬層44，如圖4所示。在一個實施方式中，導電層44是鈦/氮化鈦/鋁銅等。該實施方式的特徵是，相同的導電層用於形成源電極44、閘極導線54和65，以及遮罩電極56和66，如圖2所示。此外，導電層46相鄰於基板12形成，如圖4所示。在一個實施方式中，導電層46是可軟焊的金屬結構，例如鈦鎳銀、鉻鎳金等。
圖17是根據第一實施方式的接觸或連接結構170的部分頂部平面圖，接觸或連接結構170配置成提供用於在溝槽22內或內部產生與閘極電極28和遮罩電極21的接觸的接觸結構。也就是說，結構170配置成使得與閘極電極28和遮罩電極21的導電接觸可在溝槽22內部或內產生。為了透視，連接結構170是沒有導電閘極導線56、遮罩電極導線66、導電結構431和432以及ILD 41的結構40的頂視圖的一個實施方式。該視圖也顯示與閘極電極28相鄰的絕緣層26，如圖1所示。此外，該視圖顯示該實施方式的一個優點。特別是，連接結構170中的遮罩電極21被比絕緣層26厚的絕緣層24和27圍繞。此特徵減小了以前已知的結構的氧化物擊穿問題，這提供了更可靠的裝置。在該實施方式中，結構170是帶狀形狀，且在較寬或張開的部分171內產生與閘極電極28和遮罩電極21的接觸。當結構170接近例如裝置的主動區時，結構170接著逐漸變細為較窄的部分172。如圖17所示，閘極電極28在張開的部分171中具有比張開部分171內遮罩電極21的寬度176寬的寬度174。在該實施方式中，溝槽22的端部部分173以遮罩電極21終止，遮罩電極21被比絕緣層或閘極介電層26厚的絕緣層24和27包圍。在一個實施方式中，端部部分173相鄰於或接近於圖2和3所示的裝置20或裝置30的邊緣201或邊緣202。
圖18是根據第二實施方式的接觸連接結構180的部分頂部平面圖，接觸連接結構180配置成提供用於在溝槽22內或內部產生與閘極電極28和遮罩電極21的接觸的接觸結構。也就是說，結構180配置成使得與閘極電極28和遮罩電極21的導電接觸可在溝槽22內部或內產生。在該實施方式中，結構180包括薄帶狀部分221和比帶狀部分221寬的張開部分222。在該實施方式中，張開部分222提供用於產生與遮罩電極21的接觸的較寬的接觸部分。結構180進一步包括比帶狀部分221寬的另一單獨的張開部分223，用於產生與閘極電極28的接觸。像結構170一樣，遮罩電極21被比絕緣層26厚的絕緣層24和27包圍。在一個實施方式中，遮罩電極21包括在帶狀部分221內的窄部分211和在張開部分222內的較寬的部分212。在該實施方式中，絕緣層24在張開部分222內，並進一步延伸到薄帶狀部分221中。在該實施方式中，絕緣層26僅在薄帶狀部分221和張開部分223內。在該實施方式中，溝槽22的端部部分183以遮罩電極21終止，遮罩電極21被較厚的絕緣層24和27包圍。在一個實施方式中，端部部分183相鄰於或接近於圖2和3所示的裝置20或裝置30的邊緣201或邊緣202。
圖19是根據第三實施方式的接觸或連接結構190的部分頂部平面圖，接觸或連接結構190配置成提供用於在溝槽22內或內部產生與閘極電極28和遮罩電極21的接觸的接觸結構。也就是說，結構90配置成使得與閘極電極28和遮罩電極21的導電接觸可在溝槽22內部或內產生。在該實施方式中，溝槽22包括薄帶狀部分224和比帶狀部分224寬的張開部分226。在該實施方式中，張開部分226提供用於產生與閘極電極28和遮罩電極21的接觸的較寬的接觸部分。遮罩電極21被比絕緣層26厚的絕緣層24和27包圍。在一個實施方式中，閘極電極28包括在帶狀部分224內的窄部分286和在張開部分226內的較寬的部分287。在該實施方式中，絕緣層26在薄帶狀部分224內，並進一步延伸到張開部分226中。在該實施方式中，較厚的絕緣層24和27僅在張開部分224內。在一個實施方式中，遮罩電極21僅在張開部分226中。應理解，結構170、180和190的組合或單獨的結構170、180和190可用在具有裝置20和30的結構40中。在該實施方式中，溝槽22的端部部分193以遮罩電極21終止，遮罩電極21被較厚的絕緣層24和27包圍。在一個實施方式中，端部部分193相鄰於或接近於圖2和3所示的裝置20或裝置30的邊緣201或邊緣202。
現在轉到圖20-23，描述了各種遮罩結構實施方式。圖20示出根據第一實施方式的溝槽遮罩結構261的部分頂部平面圖。遮罩結構261適合於用在例如裝置20和30上，並使用用於形成前面描述的裝置或單元10和結構40的處理步驟來方便地形成。遮罩結構261是遮罩結構的實施方式，其在閘極墊52之下或下面至少部分地延伸，以從半導體層14更好地隔離或絕緣閘極墊52。結構261包括至少部分地在閘極墊52下面形成的複數個溝槽229。溝槽229與溝槽22同時方便地形成。溝槽229的部分以虛線示出，以說明它們在閘極墊52和遮罩電極導線66下面。
圖21是結構261的沿圖20的參考線XXI-XXI截取的部分橫截面圖，如在圖21中進一步示出的，在結構261中，溝槽229每個順著絕緣層24排列並包括遮罩電極21。然而，在結構261的一個實施方式中，溝槽229不包含任何閘極電極材料28。也就是說，在該實施方式中，結構261不包括任何閘極或控制電極。如圖20所示，遮罩電極21連接到遮罩電極導線66，且在一個實施方式中電連接到源極金屬44。在本實施方式的另一特徵中，ILD 41從閘極墊52分離遮罩電極21，且在閘極墊52和結構261之間沒有覆蓋在主表面18上的其他介於中間的多晶層或其他導電層。也就是說，結構261配置成從半導體區11更好地隔離閘極墊52，而不添加覆蓋在主表面上的更多的遮罩層，如在以前已知的裝置中使用的。該配置有助於減小閘極到汲極電容，並在沒有額外的掩蔽和/或處理步驟的情況下這麼做。在一個實施方式中，在結構261中，相鄰的溝槽229之間的間隔88小於大約0.3微米。在另一實施方式中，間隔88小於溝槽22的深度89(在圖21中示出)的一半，以提供最佳的遮罩。在一個實施方式中，發現與1.5微米的間隔88相比，大約0.3微米的間隔88能提供閘極到汲極電容的大約15%的減小。在結構261的一個實施方式中，溝槽229和遮罩電極21不是自始至終通過閘極墊52下面。在另一實施方式中，結構261和遮罩電極21自始至終通過閘極墊52。在又一實施方式中，閘極墊52在閘極墊52的邊緣部分521處接觸閘極電極28，如圖20所示。
圖22示出根據第二實施方式的溝槽遮罩結構262的部分頂部平面圖。結構262類似於結構261，除了結構262放置成通過閘極墊52和閘極導線53之下或下面的複數個溝槽229和遮罩電極21，以從半導體層14進一步隔離閘極墊52和閘極導線53。在結構262的一個實施方式中，在如圖22所示的遮罩電極導線64和66處產生與遮罩電極21的接觸，遮罩電極導線64和66進一步連接到源極金屬44。結構262配置成從半導體區11更好地隔離閘極墊52和閘極導線53。在結構262中，溝槽229的一部分自始至終通過閘極墊52或通過在閘極墊52的至少一部分下面。也就是說，在一個實施方式中，至少一個溝槽229從閘極墊52的至少一個邊緣或側面延伸到閘極墊52的另一相對的邊緣。
圖23示出根據第三實施方式的溝槽遮罩結構263的部分頂部平面圖。結構263類似於結構261，除了結構263放置成通過閘極墊52和閘極導線56的至少一部分之下或下面的複數個溝槽229和遮罩電極21。在一個實施方式中，溝槽229和遮罩電極21的在閘極導線56之下的那一部分自始至終通過閘極導線56之下或經過閘極導線56。在另一實施方式中，溝槽229和遮罩電極21的在閘極導線56之下的那一部分只在閘極導線56之下經過一部分。在另一實施方式中，閘極導線56的一部分在邊緣部分568處產生與閘極電極28的接觸，如圖23所示。結構263配置成從半導體層14更好地隔離閘極墊52和閘極導線56的至少一部分。應理解，結構261、262和263之一或組合可用在例如裝置20和30上。
圖24示出來自圖2所示的裝置20的結構239的部分頂部平面圖。如圖24所示，導電層44包括部分446，其包圍在閘極導線56的端部561周圍，並連接到遮罩電極導線66，在遮罩電極導線66中，產生與遮罩電極21的接觸。圖24進一步示出溝槽22和閘極電極28的位置的例子，在該位置處，產生閘極導線56和閘極電極28之間的接觸。此外，圖24示出溝槽22，溝槽22具有帶狀形狀，並在從主動區到接觸區的方向上延伸，導電層44位於主動區，閘極導線56和遮罩導線66位於接觸區。應理解，圖17、18和19的連接結構可單獨地或組合地用於結構239。結構239進一步示出提供一個金屬層的使用以連接不同結構的實施方式。
總之，描述了一種用於半導體裝置的遮罩結構。該結構包括具有鈍化襯板(passivation liner)和遮罩電極的複數個溝槽，鈍化襯板和遮罩電極放置在半導體裝置上或內的適當的位置處，以改進隔離並減小電容效應。在一個實施方式中，遮罩結構置於控制墊下面。在另一實施方式中，遮罩結構置於控制導線下面。遮罩結構消除了在以前已知的結構中的介於中間的導電層。這降低了製造成本和複雜性。遮罩結構使用類似於用於形成具有溝槽遮罩電極的半導體裝置的那些結構的結構，這簡化了集成。
雖然參考其中的特定實施方式描述和示出了本發明，但並不表明本發明被限制到這些例證性的實施方式。本領域技術人員應認識到，可進行更改和變形，而不偏離本發明的實質。因此，意圖是本發明包括落在所附申請專利範圍的範圍內的所有這樣的變形和更改。
10．．．半導體裝置
11．．．半導體材料
12．．．基板
14．．．半導體層
18．．．主表面
19．．．溝槽控制/溝槽閘極/溝槽結構
20．．．半導體裝置/晶粒/晶片
21．．．遮罩電極
22．．．溝槽
24．．．鈍化層/絕緣層/場絕緣層
26．．．鈍化層/介電層/絕緣層
27．．．鈍化層/介電層/絕緣層
28．．．控制電極/閘極電極
29．．．金屬或矽化物層
30．．．半導體裝置/晶粒/晶片
31．．．主體區/底部區/PHV區/掺雜區
33．．．n型源極區/電流傳導區/載流區
36．．．p型主體接觸/接觸區
40．．．閘極/遮罩電極接觸結構/連接結構/接觸結構/區
41．．．介電層
43．．．導電區/插塞
44．．．導電層
45．．．導電溝道/溝道區
46．．．漏電極
51．．．晶粒邊緣
52．．．控制墊/閘極金屬墊/閘極墊
53．．．閘極導線
54．．．閘極導線
56．．．閘極導線
64．．．遮罩電極接觸/導線/進料溝槽
66．．．遮罩電極接觸/導線/進料溝槽
67．．．遮罩接觸區/接觸區/帶
71．．．介電層
72．．．光致抗蝕層
73．．．開口
88．．．間隔
89．．．溝槽的深度
151．．．溝槽開口
152．．．溝槽開口
170．．．接觸/連接結構
171．．．結構170之較寬或張開的部分
172．．．結構170之較窄的部分
173．．．溝槽的端部部分
174．．．閘極電極在張開的部分中的寬度
180．．．接觸連接結構
183．．．溝槽的端部部分
190．．．接觸或連接結構
193．．．溝槽的端部部分
201．．．裝置20或30的邊緣
202．．．裝置20或30的邊緣
203．．．裝置20的中央部分
204．．．裝置20的有源部分
206．．．裝置20的有源部分
210．．．遮罩電極的上表面
211．．．帶狀部分221內的窄部分
212．．．張開部分222內的較寬部分
215．．．區
216．．．圓形部分
217．．．部分
221．．．薄帶狀部分
222．．．張開部分
223．．．張開部分
224．．．薄帶狀部分
226．．．張開部分
229．．．溝槽
238．．．裝置20的角部分
239．．．結構
245．．．絕緣層24的部分
247．．．氧化物短柱結構
261．．．溝槽遮罩結構
262．．．溝槽遮罩結構
263．．．溝槽遮罩結構
280．．．閘極電極的上表面
286．．．帶狀部分224內的窄部分
287．．．張開部分226內的較寬的部分
401．．．結構
431．．．導電結構
432．．．導電結構
444．．．導電層44的部分
446．．．導電層44的部分
521．．．閘極墊52的邊緣部分
540．．．閘極導線
541．．．端部部分
542．．．中央的位置
560．．．閘極導線
561．．．閘極導線56的端部部分
562．．．中央的位置
568．．．邊緣部分
圖1示出半導體結構的第一實施方式沿圖2的參考線I-I截取的部分橫截面圖；
圖2示出包括圖1的結構的半導體裝置的第一實施方式的頂部平面圖；
圖3示出半導體裝置的第二實施方式的頂部平面圖；
圖4示出圖2的半導體裝置的一部分沿參考線IV-IV截取的部分橫截面圖；
圖5-16示出圖4的該部分在不同製造階段的部分橫截面圖；
圖17示出根據第一實施方式的接觸結構的部分頂部平面圖；
圖18示出根據第二實施方式的接觸結構的部分頂部平面圖；
圖19示出根據第三實施方式的接觸結構的部分頂部平面圖；
圖20示出包括遮罩結構的第一實施方式的圖2的半導體裝置的部分頂部平面圖；
圖21示出圖20的遮罩結構沿參考線XXI-XXI截取的橫截面圖；
圖22示出包括遮罩結構的第二實施方式的圖2的半導體裝置的部分頂部平面圖；
圖23示出包括遮罩結構的第三實施方式的圖2的半導體裝置的部分頂部平面圖；
圖24示出圖2的半導體裝置的一部分的部分頂部平面圖；以及
圖25示出半導體裝置的另一實施方式的橫截面圖。
為了說明的簡潔和清楚，附圖中的元件不一定按比例繪製，且不同圖中相同的參考數位通常表示相同的元件。此外，為了描述的簡單而省略了公知的步驟和元件的說明與細節。如這裏所使用的載流電極(current carrying electrode)表示裝置的一個元件，該元件承載通過該裝置如MOS電晶體的源極或汲極，或雙極電晶體的集電極或發射極，或二極體的陰極或陽極的電流；而控制電極表示裝置的一個元件，該元件控制通過該裝置如MOS電晶體的閘極或雙極電晶體的基極的電流。雖然這些裝置在這裏被解釋為某個N溝道裝置，但本領域中的普通技術人員應該認識到，依照本發明，P溝道裝置或互補裝置也是可能的。為了附圖的清楚，裝置結構的摻雜區被示為一般具有直線邊緣和精確角度的角。但是，本領域的技術人員應理解，由於摻雜劑的擴散和活化，摻雜區的邊緣一般不是直線，並且角可能不是精確的角。
此外，本描述的結構可體現蜂窩基礎設計(cellular base design)(其中主體區是複數個不同且分離的蜂窩或帶狀區)或單一基礎設計(single base design)(其中主體區是以延長的圖案形成的單一區，一般呈蛇形圖案或具有連接的附屬部分的中央部分)。然而，為了容易理解，本描述的一個實施方式在整個說明書中被描述為蜂窩基礎設計。應理解，意圖是本公開包括蜂窩基礎設計和單一基礎設計。
10．．．半導體裝置
11．．．半導體材料
18．．．主表面
19．．．溝槽控制/溝槽閘極/溝槽結構
21．．．遮罩電極
22．．．溝槽
24．．．鈍化層/絕緣層/場絕緣層
26．．．鈍化層/介電層/絕緣層
27．．．鈍化層/介電層/絕緣層
28．．．控制電極/閘極電極
29．．．金屬或矽化物層
31．．．主體區/底部區/PHV區/掺雜區
33．．．n型源極區/電流傳導區/載流區
36．．．p型主體接觸/接觸區
41．．．介電層
43．．．導電區/插塞
44．．．導電層
45．．．導電溝道/溝道區
46．．．漏電極

Claims (21)

  1. 一種半導體裝置結構，其包括：一半導體材料區，其具有一第一主表面；一第一溝槽結構，其在該半導體裝置的一主動區中形成，其中該第一溝槽結構包括一第一溝槽、一第一控制電極和一第一遮罩電極；一控制墊，其形成為覆蓋該第一主表面，並連接到該第一控制電極；以及一第二溝槽結構，其在該控制墊的至少一部分下的該半導體材料區中形成，其中該第二溝槽結構包括一第二溝槽、一絕緣層和一第二遮罩電極，且其中該第二遮罩電極和該第一遮罩電極電性地連接在一起，且其中該第二溝槽結構配置為一遮罩結構，以從該半導體材料區隔離該控制墊。
  2. 如請求項1的結構，其中該第二溝槽結構包括複數個溝槽，其中該複數個溝槽具有小於大約0.3微米的一溝槽間距。
  3. 如請求項1的結構，其中該結構在該第二溝槽結構和該控制墊之間沒有任何介於中間的導電層。
  4. 如請求項1的結構，其中該第二溝槽結構形成為沒有一控制電極。
  5. 如請求項1的結構，其進一步包括一第一控制導線，其將該控制墊連接到該第一控制電極，其中該第二溝槽結構進一步在該第一控制導線的至少一部分下形成。
  6. 如請求項1的結構，其中該第二溝槽從該控制墊的一第一側延伸到該控制墊之與該第一側相對的另一側。
  7. 如請求項1的結構，其中該第一遮罩電極和第二遮罩電極與覆蓋該第一主表面的一遮罩電極導線連接在一起。
  8. 如請求項7的結構，其中該第二遮罩電極不重疊該第一主表面，且其中該遮罩電極導線在該第二溝槽的內部與該第二遮罩電極接觸。
  9. 如請求項1的結構，其中該第二溝槽結構包括複數個溝槽，每個溝槽具有一深度，其中該複數個溝槽係間隔開一小於該深度的大約一半的距離。
  10. 如請求項1的結構，其中該控制墊在該控制墊的一部分下面與該第一控制電極直接接觸。
  11. 如請求項1的結構，其進一步包括在該控制墊和該第二溝槽結構之間的一介電層，其中該介電層從該第二溝槽結構電性地隔離該控制墊。
  12. 一種半導體裝置結構，其包括：一半導體材料區，其具有一主表面以及第一邊緣和相對的第二邊緣；一第一溝槽，其在該半導體材料區中形成，在從該第一邊緣到該第二邊緣的一方向上延伸；一第一遮罩電極，其在該第一溝槽中形成；一第一控制電極，其在該第一溝槽中形成；一第二溝槽，其在該半導體材料區中形成；一絕緣層，其在該第二溝槽中形成； 一第二遮罩電極，其在該第二溝槽中形成，覆蓋該絕緣層，且電性地連接至該第一遮罩電極；一控制墊，其覆蓋該第二溝槽的至少一部分，其中該控制墊連接到該第一控制電極；以及一第一遮罩電極導線，其形成為覆蓋該主表面，其中該第一遮罩電極導線電性地連接到該第二遮罩電極。
  13. 如請求項12的結構，其中該第一遮罩電極連接到與該第一邊緣相鄰的該第二遮罩電極，且其中該結構進一步包括連接到與該第二邊緣相鄰的該第二遮罩電極的一第二遮罩電極導線。
  14. 如請求項12的結構，其進一步包括：一控制電極導線，其將該控制墊連接到該第一控制電極；一第三溝槽，其在該控制電極導線的至少一部分下方的該半導體材料區中形成；以及一第三遮罩電極，其在該第三溝槽中形成，其中該第二溝槽和第三溝槽形成為沒有控制電極。
  15. 如請求項14的結構，其進一步包括一介電層，覆蓋在該第二溝槽和第三溝槽上，其中該介電層從該第二溝槽、該第三溝槽和該主表面電性地隔離該控制墊。
  16. 一種半導體裝置結構，其包括：一半導體材料區，其具有一第一主表面；一第一溝槽結構，其形成於該半導體裝置的該主動區中，其中該第一溝槽結構包括一第一溝槽、一第一控制 電極和一第一遮罩電極；一控制墊，其形成為覆蓋在該第一主表面上，並連接到該第一控制電極；一第二溝槽結構，其在該控制墊的至少一部分下的該半導體材料區中形成，其中該第二溝槽結構包括一第二溝槽、一絕緣層和一第二遮罩電極，且其中該第二遮罩電極和該第一遮罩電極電性地連接在一起，且其中該第二溝槽結構形成為沒有一控制電極；以及一介電層，其在該控制墊和該第二溝槽結構之間形成，其中該介電層從該第二溝槽結構及該第一主表面電性地隔離該控制墊。
  17. 如請求項16的結構，其中該第二溝槽結構包括複數個溝槽，每個溝槽具有一深度，其中該複數個溝槽間隔開一小於該深度的大約一半的距離。
  18. 如請求項16的結構，其進一步包括將該控制墊連接到該第一控制電極的一第一控制導線，其中該第二溝槽結構進一步在該第一控制導線的至少一部分下形成。
  19. 如請求項16的結構，其中該結構形成為在該控制墊和該第二溝槽結構之間沒有覆蓋在該主表面上的任何導電層。
  20. 如請求項16的結構，其中該第一遮罩電極連接到具有與該結構之一第一邊緣相鄰的一第一遮罩電極導線的該第二遮罩電極，且其中該結構進一步包括連接到與該結構之一第二邊緣相鄰的該第二遮罩電極的一第二遮罩電極 導線。
  21. 一種用於形成一半導體裝置的方法，其包括下列步驟：提供具有一主表面以及第一邊緣和相對的第二邊緣的一半導體材料區；在該半導體材料區中形成在從該第一邊緣到該第二邊緣的一方向上延伸的一第一溝槽；在該第一溝槽中形成一第一遮罩電極；在該第一溝槽中形成一第一控制電極；在該半導體材料區中形成一第二溝槽；在該第二溝槽中形成一絕緣層；在該第二溝槽中形成一第二遮罩電極，覆蓋在該絕緣層上且電性地連接至該第一遮罩電極；形成覆蓋在該第二溝槽上之一介電層；形成覆蓋在該第二溝槽的至少一部分上的一控制墊，其中該控制墊連接到該第一控制電極且自該第二溝槽電性地隔離；以及形成覆蓋在該主表面上的一第一遮罩電極導線，其中該第一遮罩電極導線電性地連接到該第二遮罩電極。
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