[go: up one dir, main page]

TWI599038B - 垂直電晶體及其製備方法 - Google Patents

垂直電晶體及其製備方法 Download PDF

Info

Publication number
TWI599038B
TWI599038B TW105107813A TW105107813A TWI599038B TW I599038 B TWI599038 B TW I599038B TW 105107813 A TW105107813 A TW 105107813A TW 105107813 A TW105107813 A TW 105107813A TW I599038 B TWI599038 B TW I599038B
Authority
TW
Taiwan
Prior art keywords
layer
dielectric layer
migration
electrode
region
Prior art date
Application number
TW105107813A
Other languages
English (en)
Other versions
TW201715725A (zh
Inventor
肖德元
汝京 張
Original Assignee
上海新昇半導體科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 上海新昇半導體科技有限公司 filed Critical 上海新昇半導體科技有限公司
Publication of TW201715725A publication Critical patent/TW201715725A/zh
Application granted granted Critical
Publication of TWI599038B publication Critical patent/TWI599038B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10P14/2905—
    • H10P14/2925—
    • H10P14/3416—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Description

垂直電晶體及其製備方法
本發明涉及一種半導體製造技術領域，尤其涉及一種垂直電晶體及其方法。
作為第三代半導體材料的典型代表寬禁帶半導體，氮化鎵(GaN)具有許多矽(Si)材料所不具備的優異性能，GaN是高頻、高壓、高溫和大功率應用的優良半導體材料，在民用和軍事領域具有廣闊的應用前景。隨著GaN技術的進步，特別是大直徑矽基GaN外延技術的逐步成熟並商用化，GaN功率半導體技術有望成為高性能低成功率技術的解決方案，從而GaN的功率器件受到國際著名半導體廠商和研究單位的關注。
本發明的目的在於，提供一種垂直電晶體及其製備方法，垂直電晶體為GaN的無接面型電晶體，減小電晶體的功耗。
為解決上述技術問題，本發明一種垂直電晶體，包括：第一表面和與第一表面相對的第二表面；具有第一摻雜類型的遷移區域，遷移區域位於第一表面和第二表面之間；至少一個具有第一摻雜類型的源區，源區位於遷移區域和第一表面之間，相鄰的源極區之間設置有第一介電層；至少一個具有第一摻雜類型的汲極區，汲極區位於遷移區域和第二表面之間，相鄰的汲極區之間設置有閘極，閘極包括閘電極以及位於閘電極與遷移區域之間的閘介電層，閘電極與第二表面之間設置有第二介電層。
依據一些實施例，垂直電晶體還包括位於第一表面上的源電極以及位於第二表面上的汲電極。
依據一些實施例，第一摻雜類型為N型。
依據一些實施例，遷移區域為N型摻雜的GaN，厚度為2μm~50μm。
依據一些實施例，源極區為N型重摻雜的氮化鎵(GaN)，汲極區為N型重摻雜的GaN。
依據一些實施例，閘電極為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶矽中的一種。
依據一些實施例，閘介電層為氧化矽，閘介電層的厚度為2nm~50nm。
依據一些實施例，第一介電層為氧化矽、氮氧化矽或氮化矽中的一種，所述第一介電層的厚度為20nm~100nm。
依據一些實施例，第二介電層為氧化矽、氮氧化矽或氮化矽中的一種，所述第二介電層的厚度為20nm~100nm。
本發明亦闡述一種垂直電晶體的製備方法，包括：提供一圖形化的半導體基底；在部分圖形化的半導體基底上形成第一介電層，在剩餘的部分圖形化的半導體基底上形成源極區，源極區具有第一摻雜類型；形成遷移層和汲極區膜層，遷移層覆蓋第一介電層和源極區，汲極區膜層覆蓋遷移層，遷移層和汲極區膜層具有第一摻雜類型；刻蝕汲極區膜層和遷移層形成溝槽，溝槽暴露遷移層，剩餘的遷移層形成遷移區域，剩餘的汲極區膜層形成汲極區；形成閘介電層和閘電極，閘介電層覆蓋溝槽的底壁和側壁，閘電極覆蓋閘介電層並填充部分溝槽；形成第二介電層，第二介電層覆蓋閘電極，並填充剩餘的部分溝槽。
依據一些實施例，形成閘介電層和閘電極的步驟包括：形成介電膜層和電極膜層，介電膜層覆蓋溝槽的底壁和側壁以及汲極區，電極膜層覆蓋介電膜層；平坦化電極膜層，電極膜層與介電膜層平齊；刻蝕介電膜層形成閘介電層，所述閘介電層暴露出所述汲極區；去除部分電極膜層形成閘電極。
依據一些實施例，形成所述閘介電層和所述閘電極的步驟形成汲電極，所述汲電極覆蓋所述第二介電層、所述閘介電層以及所述汲極區；去除所述圖形化的半導體基底；形成源電極，所述源電極覆蓋所述第一介電層以及所述源極區。
依據一些實施例，所述圖形化的半導體基底的表面具有半球形或多邊形的圖形。
本發明提供的垂直電晶體，包括源極區、遷移區域、汲極區、閘極，其中，源極區、汲極區以及遷移區域均具有第一摻雜類型，使得該電晶體為無接面型電晶體，從而減小電晶體的功耗。並且，在閘極上施加電壓，控制遷移區域中的載流子通過閘極之間的耗盡區，從而控制電晶體的開關。
100‧‧‧基底
200‧‧‧電晶體
201‧‧‧第一表面
202‧‧‧第二表面
210‧‧‧第一介電層
220‧‧‧源極區
230‧‧‧遷移區域
231‧‧‧遷移層
240‧‧‧汲極區
241‧‧‧汲極區膜層
250‧‧‧閘極介電層
251‧‧‧介電膜層
260‧‧‧閘極電極
261‧‧‧電極膜層
270‧‧‧第二介電層
280‧‧‧汲電極
290‧‧‧源電極
310‧‧‧溝槽
S1~S6‧‧‧垂直電晶體的製備流程步驟
第1圖為本發明一實施例中垂直電晶體的剖面結構示意圖。
第2圖為本發明一實施例中製備垂直電晶體的方法流程圖。
第3圖為本發明一實施例中圖形化的半導體基底的剖面結構示意圖。
第4圖為本發明一實施例中第一介電層和源極區的剖面結構示意圖。
第5圖為本發明一實施例中形成遷移層和汲極區膜層的結構示意圖。
第6圖為本發明一實施例中溝槽的結構示意圖。
第7圖為本發明一實施例中形成介電膜層和電極膜層的結構示意圖。
第8圖為本發明一實施例中平坦化電極膜層的結構示意圖。
第9圖為本發明一實施例中形成閘極介電層的結構示意圖。
第10圖為本發明一實施例中形成閘極電極的結構示意圖。
第11圖為本發明一實施例中形成第二介電層的結構示意圖。
第12圖為本發明一實施例中形成汲電極的結構示意圖。
第13圖為本發明一實施例中垂直電晶體關斷的結構示意圖。
第14圖為本發明一實施例中垂直電晶體導通的結構示意圖。
下面將結合示意圖對本發明的垂直電晶體及其製備方法進行更詳細的描述，其中表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍然實現本發明的有利效果。因此，下列描述應當被理解為對於本領域技術人員的廣泛知道，而並不作為對本發明的限制。
本發明的核心思想在於，提供一種垂直電晶體，包括：第一表面和與所述第一表面相對的第二表面；具有第一摻雜類型的遷移區域，所述遷移區域位於所述第一表面和所述第二表面之間；至少一個具有所述第一摻雜類型的源極區，所述源極區位於所述遷移區域和所述第一表面之間，相鄰的所述源極區之間設置有第一介電層；至少一個具有所述第一摻雜類型的汲極區，所述汲極區位於所述遷移區域和所述第二表面之間，相鄰的所述汲極區之間設置有閘極，所述閘極包括閘極電極以及位於所述閘極電極與所述遷移區域之間的閘極介電層，所述閘極電極與所述第二表面之間設置有第二介電層。本發明中，源極區、汲極區以及遷移區域均具有第一摻雜類型，使得該電晶體為無接面型電晶體，從而減小電晶體的功耗。
下文結合附圖對本發明的垂直電晶體及其製備方法進行描述。
參考第1圖所示，第1圖為垂直電晶體200的剖面結構示意圖，垂直電晶體200包括：第一表面201和與所述第一表面202相對的第二表面202。
遷移區域230，所述遷移區域230位於所述第一表面201和所述第二表面202之間，遷移區域230具有第一摻雜類型，所述第一摻雜類型為N型。例如，所述遷移區域230為N型摻雜的GaN，遷移區域230的厚度為2μm~50μm。
至少一個源極區220，所述源極區220位於所述遷移區域230和所述第一表面201之間，源極區220具有所述第一摻雜類型，則所述源極區220為N型重摻雜的GaN。源極區220的厚度為10nm~50nm。並且，相鄰的所述源極區220之間設置有第一介電層210，第一介電層210用於將源極區220隔離開來，第一介電層210為氧化矽、氮氧化矽或氮化矽中的一種，第一介電層210的厚度為20nm~100nm。
至少一個汲極區240，所述汲極區240位於所述遷移區域230和所述第二表面202之間，汲極區240具有所述第一摻雜類型，則所述汲極區240為N型重摻雜的GaN。汲極區240的濃度為10nm~50nm。相鄰的所述汲極區240之間設置有閘極300，所述閘極300包括閘極電極260以及位於所述閘極電極260與所述遷移區域230之間的閘極介電層250，所述閘極介電層250為氧化矽，所述閘極介電層250的厚度為2nm~50nm，所述閘極電極260為Ti、TiN、Ta、TaN、W、Al、Cu、Ag、Ni、Au、Cr、多晶硅中的一种。此外，所述閘極電極260與所述第二表面202之間設置有第二介電層270，第二介電層270用於實現閘極電極260與漏電極之間的電性絕緣，所述第二介電層270為氧化矽、氮氧化矽或氮化矽中的一種，第二介電層270的厚度為20nm~100nm。
此外，垂直電晶體還包括位於所述第一表面201上的源電極290以及位於所述第二表面202上的汲電極280。源電極290為Ti、Ni、Al、Au中的一種，源電極290的厚度為50nm~200nm，汲電極280為Ti、Ni、Al、Au中的一種，汲電極280的厚度為50nm~200nm。
相應的，本發明還提供一種垂直電晶體的製備方法，第2圖為垂直電晶體的製備流程圖，第3圖~第12圖為各步驟中的結構示意圖，其製備過程包括如下步驟：
執行步驟S1，參考第3圖所示，提供一圖形化的半導體基底100，所述圖形化的半導體基底100的表面具有半球形或多邊形的圖形。在本實施例中，在表面平坦的半導體基底上形成圖案陣列，例如，聚苯乙烯小球陣列，接著以圖案陣列為掩膜刻蝕半導體基底，形成圖形化的半導體基底。在本實施例中，半導體基底100為矽基底、鍺基底或鍺矽基底，優選為矽基底。可以理解的是，由於Ⅳ材料與Ⅲ-V化合物之間晶格不匹配，在圖形化的半導體基底100上形成Ⅲ-V化合物會引入缺陷，然而，在半導體基底表面形成圖形，可以減少由於晶格失配引起的缺陷。
執行步驟S2，參考第4圖所示，在部分所述圖形化的半導體基底100上形成第一介電層210，在剩餘的部分所述圖形化的半導體基底100上形成源極區220，本實施例中，所述源極區220具有第一摻雜類型，例如，源極區220為N型重摻雜的GaN。第一介電層210為氧化矽、氮氧化矽或氮化矽中的一種，第一介電層210用於將源極區220隔離開來。
執行步驟S3，參考第5圖所示，形成遷移層231和汲極區膜層241，所述遷移層231覆蓋所述第一介電層210和所述源極區220，所述汲極區膜層241覆蓋所述遷移層231。本實施例中，遷移層231具有第一摻雜類型，遷移層231為N型摻雜的GaN，遷移層231的厚度為2μm~50μm，同樣的，汲極區膜層241具有第一摻雜類型，汲極區膜層241為N型重摻雜的GaN。
執行步驟S4，參考第6圖所示，刻蝕所述汲極區膜層241和所述遷移層231形成溝槽310，所述溝槽310暴露所述遷移層241，剩餘的所述遷移層231形成遷移區域230，剩餘的所述汲極區膜層241形成汲極區240。
執行步驟S5，參考第7~10圖所示，形成閘極介電層250和閘極電極260，閘極介電層250覆蓋所述溝槽310的底壁和側壁，所述閘極電極260覆蓋所述閘極介電層250並填充部分所述溝槽310。本實施例中，形成閘極介電層250和閘極電極260的步驟具體包括：參考第7圖所示，形成介電膜層251和電極膜層261，介電膜層251覆蓋所述溝槽310的底壁和側壁以及所述汲極區240，所述電極膜層261覆蓋所述介電膜層251；參考第8圖所示，平坦化所述電極膜層261，使得所述電極膜層261與所述介電膜層251平齊； 參考第9圖所示，刻蝕所述介電膜層251，剩餘的介電膜層251形成閘極介電層250，並且，所述閘極介電層250暴露出所述汲極區240；參考第10圖所示，刻蝕所述電極膜層261，去除部分所述電極膜層261，剩餘的電極膜層261形成閘極電極260，從而閘極介電層160和閘極電極250形成垂直電晶體的閘極300。
執行步驟S6，參考第11圖所示，形成第二介電層270，所述第二介電層270覆蓋所述閘極電極260，第二介電層270用於將閘極電極250與汲電極隔離。
參考第12圖所示，垂直電晶體的製備方法中還包括：形成汲電極280，所述汲電極280覆蓋所述第二介電層270、所述閘極介電層250以及所述汲極區240；去除所述圖形化的半導體基底100；形成源電極290，所述源電極290覆蓋所述第一介電層210以及所述源極區220，從而形成圖1中所示的垂直電晶體200。其中，第一介電層210和源極區220共同形成垂直電晶體的第一表面201，第二介電層270、閘極介電層260以及汲極區240共同形成垂直電晶體的第二表面202，並且，由於第一表面201在圖形化的半導體基底100上製備而成的，第一表面201為平坦的結構。然而，本領域技術人員可以理解的是，在去除圖形化的半導體基底100之後，先進行化學機械拋光，形成平坦的第一表面，再在第一表面上形成源電極，將源極區引出。
本發明中的垂直電晶體中源極區220、遷移區域230以及汲極區240均具有第一摻雜類型，為N型摻雜的GaN，該電晶體為無接面型電晶體，從而可以減小電晶體的功耗。並且，由於閘極電極260與遷移區域230之間形成金屬-氧化物-半導體接觸，由於GaN與金屬之間的功函數差，使得閘極介電層250之間形成耗盡區，當耗盡區貫穿閘極介電層250之間的區域時，載流子將不能通過，然而通過在閘極上加上某一電壓時，使得載流子剛好能通過閘極介電層250之間的區域，該電壓即為垂直電晶 體的閾值電壓Vt，從而本發明的垂直電晶體可以通過控制閘極上的電壓值控制電晶體的開關。
參考第13圖所示，當閘極電極260上不加電壓或電壓Vg小於垂直電晶體的閾值電壓Vt時，在源電極290上加上電壓後，源極區220中形成載流子，載流子從源極區220經過遷移區域230中到汲極區240，載流子將在閘極介電層250之間的區域(第13圖中的虛線區域)完全耗盡，使得垂直電晶體關断。參考第14圖所示，在閘極電極260上加上電壓Vg時，Vg大於垂直電晶體導通的閾值電壓Vt，載流子的耗盡區(第14圖中虛線區域)減小，使得載流子得以通過閘極介電層250之間的區域到達汲極區240，從而垂電晶體導通。
綜上所述，本發明的垂直電晶體中，包括遷移區域、源極區、汲極區以及閘極，遷移區域、源極區、汲極區均具有第一摻雜類型，使得垂直電晶體為無接面型電晶體，減小電晶體的功耗。
顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和範圍。這樣，倘若本發明的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。
200‧‧‧垂直電晶體
201‧‧‧第一表面
202‧‧‧第二表面
210‧‧‧第一介電層
220‧‧‧源極區
230‧‧‧遷移區域
240‧‧‧汲極區
250‧‧‧閘介電層
260‧‧‧閘電極
270‧‧‧第二介電層
280‧‧‧汲電極
290‧‧‧源電極

Claims (4)

  1. 一種垂直電晶體的製備方法，包括：提供一圖形化的半導體基底；在部分該圖形化的半導體基底上形成第一介電層，在剩餘的部分該圖形化的半導體基底上形成源極區，該源極區具有第一摻雜類型；形成遷移層和汲極區膜層，該遷移層覆蓋該第一介電層和該源極區，該汲極區膜層覆蓋該遷移層，該遷移層和該汲極區膜層具有該第一摻雜類型；刻蝕汲極區膜層和該遷移層形成溝槽，該溝槽暴露該遷移層，剩餘的該遷移層形成遷移區域，剩餘的該汲極區膜層形成汲極區；形成閘極介電層和閘極電極，該閘極介電層覆蓋該溝槽的底壁和側壁，該閘極電極覆蓋該閘極介電層並填充部分該沟槽；形成第二介電層，該第二介電層覆蓋該閘極電極，並填充剩餘的部分該沟槽。
  2. 如申請專利範圍第1項所述的垂直電晶體的製備方法，其中，形成該閘極介電層和該閘極電極的步驟包括：形成介電膜層和電極膜層，該介電膜層覆蓋該溝槽的底壁和側壁以及該汲極區，該電極膜層覆蓋該介電膜層；平坦化該電極膜層，該電極膜層與該介電膜層平齊；刻蝕該介電膜層形成閘極介電層，該閘極介電層暴露出該汲極區；去除部分該電極膜層形成該閘極電極。
  3. 如申請專利範圍第1項所述的垂直電晶體的製備方法，其中，還包括：形成汲電極，該汲電極覆蓋該第二介電層、該閘極介電層以及該汲極區；去除該圖形化的半導體基底；形成源電極，該源電極覆蓋該第一介電層以及該源極區。
  4. 如申請專利範圍第1項所述的垂直電晶體的製備方法，其中，該圖形化的半導體基底的表面具有半球形或多邊形的圖形。
TW105107813A 2015-10-26 2016-03-14 垂直電晶體及其製備方法 TWI599038B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510703700.1A CN106611790B (zh) 2015-10-26 2015-10-26 垂直晶体管及其制备方法

Publications (2)

Publication Number Publication Date
TW201715725A TW201715725A (zh) 2017-05-01
TWI599038B true TWI599038B (zh) 2017-09-11

Family

ID=58562032

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107813A TWI599038B (zh) 2015-10-26 2016-03-14 垂直電晶體及其製備方法

Country Status (3)

Country Link
US (2) US9647107B1 (zh)
CN (1) CN106611790B (zh)
TW (1) TWI599038B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI738076B (zh) * 2018-10-09 2021-09-01 美商美光科技公司 包括垂直電晶體之裝置及其相關方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295636A (zh) * 2007-04-25 2008-10-29 中国科学院半导体研究所 高晶体质量氮化物外延生长所用图形衬底的制备方法
CN101330002A (zh) * 2007-06-20 2008-12-24 中国科学院半导体研究所 用于氮化物外延生长的图形蓝宝石衬底的制作方法
US8604520B2 (en) * 2009-10-04 2013-12-10 Nanya Technology Corporation Vertical transistor and array of vertical transistor
JP5964091B2 (ja) * 2012-03-12 2016-08-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20130103942A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
CN105448979B (zh) * 2014-06-12 2018-07-10 中芯国际集成电路制造(上海)有限公司 横向双扩散场效应管及其形成方法
US9659775B2 (en) * 2015-02-25 2017-05-23 Fuji Electric Co., Ltd. Method for doping impurities, method for manufacturing semiconductor device
CN106158650A (zh) * 2015-04-16 2016-11-23 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI738076B (zh) * 2018-10-09 2021-09-01 美商美光科技公司 包括垂直電晶體之裝置及其相關方法

Also Published As

Publication number Publication date
CN106611790A (zh) 2017-05-03
TW201715725A (zh) 2017-05-01
US20170117407A1 (en) 2017-04-27
US9647107B1 (en) 2017-05-09
CN106611790B (zh) 2020-07-17
US20170222049A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
TWI487107B (zh) 用於半導體電晶體之垂直鰭狀結構及其製造方法
JP6187990B2 (ja) トンネル電界効果トランジスタ（ｔｆｅｔ）を製造する方法
US20160013296A1 (en) Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
TW201351647A (zh) 將應變誘導緩衝器轉換為電絕緣體之技術
TWI630719B (zh) 磊晶再成長之異質結構奈米線側向穿隧場效電晶體
CN108231685A (zh) 半导体器件及其形成方法
US9419115B2 (en) Junctionless tunnel fet with metal-insulator transition material
CN104009078A (zh) 无结晶体管及其制造方法
US10134862B2 (en) Semiconductor device containing fin and back gate and method for manufacturing the same
CN111435678B (zh) 环栅晶体管的制备方法
CN104347692A (zh) 抑制输出非线性开启的隧穿场效应晶体管及其制备方法
CN104810405B (zh) 一种隧穿场效应晶体管及制备方法
TW201338167A (zh) 半導體裝置及其製造方法
TWI599038B (zh) 垂直電晶體及其製備方法
WO2017079979A1 (zh) 一种隧穿场效应晶体管及其制作方法
CN104347725B (zh) 隧穿场效应晶体管的制造方法
CN105990410B (zh) 隧穿场效应晶体管及其形成方法
CN106558493A (zh) 鳍式场效应管的形成方法
WO2016029711A1 (zh) 一种隧穿场效应晶体管及其制作方法
US10777665B2 (en) III-V and Zn based finFET structure formed using low temperature deposition techniques
CN104347704B (zh) 隧穿场效应晶体管及其制造方法
CN104600110B (zh) 隧穿场效应晶体管及其形成方法
TWI621263B (zh) 二維過渡金屬硫族化合物場效電晶體結構及其製程方法
CN104241375B (zh) 一种跨骑型异质结共振隧穿场效应晶体管及其制备方法
CN105489492B (zh) 一种半导体器件及其制造方法