CN104810405B - 一种隧穿场效应晶体管及制备方法 - Google Patents

Abstract

本发明公开一种隧穿场效应晶体管及制备方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该隧穿场效应晶体管的隧穿源区及沟道区沿器件垂直方向为异质结构，其中上层采用具有较宽禁带宽度半导体材料，中间层为具有较窄禁带宽度半导体材料，下层为较宽禁带宽度半导体衬底。与现有技术相比，本发明可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。

Description

一种隧穿场效应晶体管及制备方法

技术领域

本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种垂直沟道方向异质结构隧穿场效应晶体管及其制备方法。

背景技术

自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，传统MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET，Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制，是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的具有超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。

但是，与传统MOSFET不同的是，TFET转移曲线的亚阈区内亚阈斜率是变化的，且随着栅电压增大而逐渐增大，这就导致TFET转移特性中，低于60mV/dec的亚阈斜率对应范围较小，器件的平均亚阈斜率较高，不利于TFET器件在超低功耗领域的应用。因此，保持较陡直的最小亚阈值斜率的同时，抑制亚阈斜率退化，实现超陡平均亚阈斜率是TFET器件应用中需要解决的一个非常重要的问题。

发明内容

本发明的目的在于提供一种垂直沟道方向异质结构隧穿场效应晶体管及制备方法。该隧穿场效应晶体管可以有效抑制器件转移特性中亚阈斜率退化现象，同时显著降低隧穿场效应晶体管的平均亚阈斜率，并保持了较陡直的最小亚阈斜率。

本发明提供的技术方案如下：

一种隧穿场效应晶体管，如图1所示，包括隧穿源区9，漏区8，沟道区(2、3)以及位于沟道上方的栅介质层5及控制栅6，其特征是，所述的隧穿源区及沟道区沿器件(器件指的是所述的隧穿场效应晶体管)垂直方向为异质结构(1、2、3)，其中下层1为具有较宽禁带宽度半导体衬底，上层3为具有较宽禁带宽度半导体材料，中间层2为具有较窄禁带宽度半导体材料。且该器件漏区8相对源区水平位置下降，处于中间层2与下层1的交界面下方(约2-5nm左右)。对于N型器件来说，隧穿源区为P型重掺杂，漏区为N型重掺杂，沟道区为P型轻掺杂；而对于P型器件来说，隧穿源区为N型重掺杂，漏区为P型重掺杂，沟道区为N型轻掺杂。

所述的隧穿场效应晶体管，其特征是，对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为1E18cm^-3-1E20cm^-3，漏区为N型重掺杂，其掺杂浓度约为1E18cm^-3-1E19cm^-3，沟道区为P型轻掺杂，其掺杂浓度约为1E13cm^-3-1E15cm^-3；而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为1E18cm^-3-1E20cm^-3，漏区为P型重掺杂，其掺杂浓度约为1E18cm^-3-1E19cm^-3，沟道区为N型轻掺杂，其掺杂浓度约为1E13cm^-3-1E15cm^-3。

所述隧穿场效应晶体管中垂直沟道方向异质结构中的上层3的厚度是器件设计的重要参数。上层3的厚度较大，将导致中间层2窄禁带材料带带隧穿几率较低，达不到良好的抑制器件亚阈斜率退化的效果并引起器件开态电流降低。而上层3的厚度过小，中间层2窄禁带材料距离沟道表面过近，将导致器件关态电流增大，最小亚阈斜率增大。一般保证上层3材料厚度优化在5nm-10nm之间。且具有较窄禁带宽度的中间层2材料的禁带宽度一般较具有较宽禁带宽度上层3材料及最下层1材料禁带宽度小0.3eV以上，中间层2材料厚度一般优化在10-20nm之间。

所述的隧穿场效应晶体管可以应用于SiGe及其他II-VI，III-V和IV-IV族的二元或三元化合物半导体材料。

本发明同时提供所述的垂直沟道方向异质结构隧穿场效应晶体管的制备方法，包括以下步骤：

1)衬底准备：轻掺杂或未掺杂的宽禁带半导体衬底；

2)在半导体衬底上依次外延生长一层窄禁带半导体材料和较宽禁带半导体材料并进行原位轻掺杂。

3)在衬底上淀积一层氧化物及氮化物，采用浅槽隔离STI刻蚀，淀积隔离材料填充深孔后进行CMP；

4)重新生长栅介质材料，淀积栅材料，进行光刻和刻蚀，形成源端单侧栅图形；

5)光刻暴露出漏区完成漏端一侧栅图形并选择刻蚀出漏区，以光刻胶为掩膜，进行离子注入形成漏区，浓度约为1E18cm^-3-1E19cm^-3；

6)光刻暴露出源区，以光刻胶为掩膜，进行离子注入形成源区，浓度约为1E19cm^-3-1E20cm^-3；

7)快速高温退火激活杂质；

8)最后进入同CMOS一致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得垂直沟道方向异质结构隧穿场效应晶体管。

所述的制备方法，其特征是，步骤1)和步骤2)中所述的轻掺杂，其掺杂浓度约为1E13cm^-3-1E15cm^-3。

所述的制备方法，其特征是，步骤1)中所述的半导体衬底材料选自Si、Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。

所述的制备方法，其特征是，步骤2)中所述的不同禁带宽度异质材料可选自Si、Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。

所述的制备方法，其特征是，步骤4)中所述的栅介质层材料选自SiO₂、Si₃N₄或高K栅介质材料。

所述的制备方法，其特征是，步骤4)中所述的生长栅介质材料的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。

所述的制备方法，其特征是，步骤4)中所述的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。

本发明的技术效果(以N型器件为例)：

1、隧穿源区及沟道区为垂直沟道方向异质结构，且沟道上层及最下层材料具有较宽禁带宽度，中间层材料具有较窄禁带宽度；其中沟道上层厚度较小。

2、栅电极加正电压，沟道能带下拉，在隧穿结处发生带带隧穿，器件开启。在栅压较小时，主要是沟道上层具有较宽禁带宽度部分发生带带隧穿，从而可以获得较陡直的最小亚阈值摆幅。

3、随着栅压增大，中间层具有较窄禁带宽度的部分发生带带隧穿。且对于带带隧穿来说，窄禁带材料相对于宽禁带材料具有更大的隧穿几率，在相同栅电压增量条件下可以获得更大的带带隧穿电流增量，从而可以获得更陡直的平均亚阈斜率，有效抑制了器件亚阈斜率随栅电压增大而退化的现象。

4、由于在器件刚开启情况下具有较宽禁带宽度部分带带隧穿起主导作用，有利于降低最小亚阈斜率，并且有效避免了窄禁带材料会导致的关态电流增大，最小亚阈斜率增大的现象。

5、同时，由于该器件具有下降的漏区结构，漏结处为宽禁带半导体同质结，可有效抑制漏结处带带隧穿引起的双极效应。

与现有的TFET相比，垂直沟道方向异质结构隧穿场效应晶体管通过器件结构设计，显著改善了器件转移特性，有效降低了器件的平均亚阈斜率，同时保持了陡直的最小亚阈斜率。

本发明的垂直沟道方向异质结构隧穿场效应晶体管制备工艺简单，制备方法完全基于标准的CMOS IC工艺，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。

附图说明

图1为本发明垂直沟道方向异质结构隧穿场效应晶体管的结构示意图。

图2在半导体衬底上外延生长了一层窄禁带半导体及一层较宽禁带半导体的器件剖面图；

图3为形成STI隔离后去除氮化物后的器件剖面图；

图4为光刻并刻蚀形成源端单侧栅图形后的器件剖面图；

图5为光刻完成刻蚀漏端一侧栅图形，并刻蚀出TFET器件的漏区后离子注入后的器件剖面图；

图6为光刻暴露出TFET器件的源区并离子注入形成源区后的器件剖面图；

图中，1-半导体衬底；2-窄禁带中间层材料；3-上层材料；4-STI隔离；5-介质层；6-栅；7-光刻胶；8-漏区；9-源区；10-后道工序的钝化层；11-后道工序的金属。

具体实施方式

以下结合附图，通过具体的实施例对本发明所述的垂直沟道方向异质结构隧穿场效应晶体管的实施方法做进一步的说明。

具体实施步骤如图2-图6所示：(本例以N型器件为例，P型器件可以以此类推)

1、在衬底掺杂浓度为轻掺杂(约1E13cm^-3-1E15cm^-3)，晶向为<001>的GaAs衬底1上外延生长一层InAs中间层2并进行原位轻掺杂(约1E13cm^-3-1E15cm^-3)，厚度约15nm；然后再外延生长一层GaAs上层3材料并进行原位轻掺杂(约1E13cm^-3-1E15cm^-3)，厚度约6nm；如图1所示。

2、淀积一层二氧化硅，厚度约10nm，并淀积一层氮化硅(Si₃N₄)，厚度约100nm，之后采用浅槽隔离技术，淀积隔离材料填充深孔制作有源区浅槽隔离隔离STI，填充隔离材料4，然后进行CMP，如图3所示。

3、漂去表面的二氧化硅，然后淀积一层栅介质层5，栅介质层为Al₂O₃，厚度为3～6nm；采用LPCVD淀积栅材料6，栅材料为掺杂多晶硅层，厚度为50～200nm。光刻并刻蚀出源端单侧栅图形，如图4所示。

4、光刻暴露出漏区，完成漏端一侧栅图形刻蚀，并采用高选择比干法刻蚀出漏区，结深约20nm，以光刻胶7为掩膜，进行漏区8离子注入(杂质浓度约1E18cm^-3)，如图5所示。

5、光刻暴露出源区，以光刻胶7为掩膜，进行源区9离子注入(杂质浓度约1E20cm^-3)，如图6所示。

6、进行一次快速高温退火，并对注入杂质进行激活(1050℃,10s)。最后进入常规后道工序，包括淀积钝化层10、开接触孔、以及金属化11等。

图1所示为制得的所述基于标准CMOS IC工艺制备的N型的垂直沟道方向异质结构隧穿场效应晶体管结构示意图。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种隧穿场效应晶体管，包括衬底、隧穿源区、漏区、沟道区以及位于沟道上方的栅介质层及控制栅，其特征是，沿器件垂直方向上，隧穿源区和沟道区为异质叠状结构，分别包括上层——具有宽禁带宽度半导体材料，中间层——具有窄禁带宽度半导体材料，下层——具有宽禁带宽度衬底，所述漏区相对隧穿源区位置下降处于所述中间层的下方。

2.如权利要求1所述的隧穿场效应晶体管，其特征是，对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度为1E18cm^-3-1E20cm^-3，漏区为N型重掺杂，其掺杂浓度为1E18cm^-3-1E19cm^-3，沟道区为P型轻掺杂，其掺杂浓度为1E13cm^-3-1E15cm^-3；而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度为1E18cm^-3-1E20cm^-3，漏区为P型重掺杂，其掺杂浓度为1E18cm^-3-1E19cm^-3，沟道区为N型轻掺杂，其掺杂浓度为1E13cm^-3-1E15cm^-3。

3.如权利要求1所述的隧穿场效应晶体管，其特征是，所述隧穿源区和沟道区的上层材料厚度范围在5nm-10nm之间，中间层材料厚度范围在10-20nm之间，且中间层材料的禁带宽度较上层材料及下层材料禁带宽度小0.3eV以上。

4.如权利要求1中所述的隧穿场效应晶体管，其特征是，所述漏区处于中间层与下层的交界面下方2-5nm处。

5.权利要求1所述的隧穿场效应晶体管应用于SiGe及其他II-VI，III-V和IV-IV族的二元或三元化合物半导体材料。

6.如权利要求1所述的隧穿场效应晶体管的制备方法，包括以下步骤：

1)衬底准备：轻掺杂或未掺杂的宽禁带半导体衬底；

2)在半导体衬底上依次外延生长一层窄禁带半导体材料和宽禁带半导体材料并进行原位轻掺杂；

3)在衬底上淀积一层氧化物及氮化物，采用浅槽隔离STI刻蚀，淀积隔离材料填充深孔后进行CMP；

4)重新生长栅介质材料，淀积栅材料，进行光刻和刻蚀，形成源端单侧栅图形；

5)光刻暴露出漏区完成漏端一侧栅图形并选择刻蚀出漏区，以光刻胶为掩膜，进行离子注入形成漏区，浓度为1E18cm^-3-1E19cm^-3；

6)光刻暴露出源区，以光刻胶为掩膜，进行离子注入形成源区，浓度为1E19cm^-3-1E20cm^-3；

7)快速高温退火激活杂质；

8)最后进入同CMOS一致的后道工序，即可制得垂直沟道方向异质结构隧穿场效应晶体管。

7.如权利要求6所述的隧穿场效应晶体管的制备方法，其特征是，步骤1)和步骤2)中所述轻掺杂，其掺杂浓度为1E13cm^-3-1E15cm^-3。

8.如权利要求6所述的隧穿场效应晶体管的制备方法，其特征是，步骤1)中所述半导体衬底材料选自Si、Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。

9.如权利要求6所述的隧穿场效应晶体管的制备方法，其特征是，步骤2)中所述禁带宽度异质材料选自Si、Ge或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。

10.如权利要求6所述的隧穿场效应晶体管的制备方法，其特征是，步骤4)中所述栅介质层材料选自SiO₂、Si₃N₄或高K栅介质材料，所述生长栅介质材料的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积，所述栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。