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TWI599000B - 用於半導體裝置之無定形結晶過渡材料及其形成方法 - Google Patents

用於半導體裝置之無定形結晶過渡材料及其形成方法 Download PDF

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TWI599000B
TWI599000B TW104126433A TW104126433A TWI599000B TW I599000 B TWI599000 B TW I599000B TW 104126433 A TW104126433 A TW 104126433A TW 104126433 A TW104126433 A TW 104126433A TW I599000 B TWI599000 B TW I599000B
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Description

用於半導體裝置之無定形結晶過渡材料及其形成方法
本發明係關於一種介電材料之新穎結構，及製造該結構以便與第III-V族材料(諸如氮化鎵(GaN)、磷化銦(InP)及砷化鎵(GaAs))、金屬氧化物半導體場效電晶體(MOSFET)及高電子遷移率電晶體(HEMT)裝置一起使用的方法。
矽MOSFET裝置之成功在很大程度上建立於可在高品質介電材料與矽之間無高界面電荷的情況下將該介電材料沈積於矽基板上的事實。高界面電荷為非所要的，因為此等電荷會負面地影響矽與介電材料之界面處的電子密度，轉而會導致該介電材料之沈積不一致且不可靠。介電材料(諸如二氧化矽(SiO2))可形成於具有高度可靠結晶界面及極低界面電荷密度之矽晶體上。此等特性允許在SiO2用作閘極介電時精確控制臨限電壓，允許MOSFET裝置之一致且可靠處理。介電材料必需隔絕矽MOSFET裝置內之連接金屬。因此，MOSFET裝置中之矽與介電材料之間的界面電荷必須足夠低以避免影響電子密度，由此可降低MOSFET操作之有效性。矽因其特性有助於達成此目標而為受歡迎的。
已有研究用第III-V族材料替換矽。第III-V族材料係指包括來自元素週期表之第III族的至少一種元素與來自元素週期表之第V族的至 少一種元素的材料。藉由替換矽，使用第III-V族材料的半導體裝置提供諸如較高電子遷移率、較高擊穿電場及較大帶隙之優點。此等優點使得第III-V族材料系統適用於高電壓與高溫操作。舉例而言，於高電壓場效電晶體(FET)中，施加在閘極與源極兩端之典型電壓可相當小(-20V至+10V)，而汲極與源極兩端之電壓可能變化大(0V至>5000V)，其取決於應用。為承受此種高電壓，具有高擊穿電場之第III-V族材料(諸如GaN)提供優於半導體(諸如矽)的優點。
然而，形成用於高電壓應用之可靠第III-V族材料系統並非無顯著挑戰性。不同於矽(其為純((亦即，非極性)材料系統且具有反轉對稱性)，第III-V族材料為極性化合物，其中被吸引至第V族材料的電子多於吸引至第III族材料的電子。當介電材料沈積至第III-V族材料上時，此類材料之極性在第III-V族材料與所沈積之介電材料之間的界面處產生非所要的高界面電荷密度。
通常，III-V材料之極化之大部分可含於結晶結構內，但在結晶結構之終止點(例如，III-V材料之表面)，懸空鍵在III-V材料與所沈積之介電材料之表面之間誘導表面狀態(導致極高表面電荷密度)。因此，習知介電材料(諸如SiO2或氮化矽(Si3N4))與III-V材料不相容。
由於第III-V族材料之此等特性，沈積於第III-V族材料(諸如氮化鋁鎵(AlGaN)或GaN)之頂部上之SiO2或另一基於氧化物之介電材料使得該基於氧化物之介電材料與III-V材料之表面上之懸空鍵反應，產生難以控制的界面從而引起不均一性。不均一性為非所要的，因為其在介電層與基板之間的界面處引起無規缺陷及捕獲之電荷，從而產生用於該基板之進一步處理之不確定條件。因此，難以大規模地使用基於氧化物之介電質在第III-V族基板上製造高效能半導體裝置。
此外，界面處之電荷密度對沈積條件及表面清潔方法高度敏感。由於沈積製程對此等因素之靈敏度，沈積製程在習知介電材料與 第III-V族材料之間的重複性並非可靠的，其轉而造成晶圓兩端或晶圓之間的大臨限電壓變化。
第III-V族MOSFET之商業化由於缺乏穩定閘極氧化物與穩定鈍化材料之可用性而進一步受到妨礙。另一問題為缺乏用於第III-V族材料系統之可重複且可靠的介電材料。
因此，需要解決由第III-V族材料之表面電荷產生之問題的方式。
本發明描述一種於第一第III-V族半導體層上製造介電材料單一層的新穎方法。該方法可包含形成該第一第III-V族半導體層之步驟。此第一第III-V族材料半導體層可形成於具有類似晶格常數之第III-V族材料基板、矽基板或諸如藍寶石之其他主體基板上。該方法之另一步驟可包含於該第一第III-V族材料半導體層上形成該介電材料單一層，其中該介電材料單一層包含第一及第二區域。該介電材料之第一區域位於介電材料單一層之下表面，且位於介電材料單一層與第一第III-V族材料半導體層之間的界面處。介電材料之第二區域可鄰接第一區域，且位於介電材料單一層之上表面。第一區域及第二區域在介電材料單一層內，且第一區域過渡至第二區域。第一區域可具有結晶結構，且第二區域可具有無定形結構。根據一個實施例，建立介電材料層，其中介電材料單一層包含結晶區域與無定形區域。此類型之結構不同於熟知為包含多種結晶域、具有無規結晶定向、由域邊界分離之多晶結構的結構。
本發明亦描述包含第一第III-V族材料半導體層之新穎半導體結構。該第一第III-V族材料半導體層可形成於基板上。該半導體結構進一步包含形成於第一第III-V族材料半導體層上之介電材料單一層。介電材料單一層進一步包含第一區域與第二區域。介電材料單一層之第 一區域可具有結晶結構。該第一區域可鄰接介電材料單一層之下表面，且鄰接介電材料單一層與第二第III-V族材料半導體層之間的界面。介電材料單一層之第二區域鄰接介電層材料單一層之上表面，且具有無定形結構。在一實施例中，該介電材料層包含介電材料單一層內之結晶區域與無定形區域。
100‧‧‧第III-V族材料結晶半導體結構/III-V半導體結構
110‧‧‧第一層
110a‧‧‧電子薄層/2DEG區域
120‧‧‧介電層
130‧‧‧第二層
130a‧‧‧III-V材料第一子層
130b‧‧‧第III-V族材料第二子層
200‧‧‧結晶區域
210‧‧‧無定形區域
220‧‧‧界面區域
230‧‧‧下伏層
300‧‧‧步驟
310‧‧‧步驟
320‧‧‧步驟
330‧‧‧步驟
340‧‧‧步驟
400‧‧‧層
410‧‧‧第一前驅體單層
410a‧‧‧第一前驅體
410b‧‧‧差排
410c‧‧‧差排
420‧‧‧第二前驅體單層
420a‧‧‧第二前驅體
420b‧‧‧差排
430‧‧‧介電層
圖1A為根據一實施例之半導體結構之橫截面圖。
圖1B為根據一實施例之第二半導體結構之橫截面圖。
圖1C為出示根據一實施例之第二半導體結構之橫截面圖。
圖2為出示根據一實施例之介電層之橫截面圖。
圖3出示根據一實施例使用原子層沈積製造該半導體結構之方法步驟。
圖4A說明根據一實施例使用第一前驅體進行原子層沈積之一個循環。
圖4B說明根據一實施例使用第二前驅體進行原子層沈積之一個循環。
圖4C說明根據一實施例使用第一前驅體進行原子層沈積之一個循環。
圖5出示隨Al組成變化之2DEG濃度與AlGaN厚度之間的關係。
圖6提供比較由兩種不同閘極介電材料製造的兩種GaN MOSFET之FET特徵的說明：(a)習知SiNx與(b)複合Al2O3/CA-AlN。
本發明描述沈積於第III-V族HEMT裝置之第III-V族材料系統上之介電材料的獨特結構，以及用於製造該種裝置及該介電材料之方法，現將參考本申請案之附圖加以詳細論述。應注意，附圖僅為達成說明之目的且未按比例繪製。
以下描述闡述關於特定結構、材料、尺寸及方法步驟之眾多細節，以便說明本發明之多種特徵。然而，一般熟習此項技術者應瞭解，本發明之各種實施例可使用其他類型的類似結構、材料、尺寸及步驟實施。
圖1A、圖1B及圖1C出示第III-V族材料結晶半導體結構100，其具有第一層110(其可包含諸如氮化鎵(GaN)之第III-V族材料)，及介電層120。圖1A說明僅由第一層110構成之半導體結構100。圖1B出示半導體結構100之另一實施例，其具有鄰接第一層110之第二層130(其亦可包含III-V材料)。第一層110與第二層130可各自包含一層或多層第III-V族材料子層。舉例而言，如圖1C中所示，第二層130可包含III-V材料第一子層130a(例如，AlGaN)，及第III-V族材料第二子層130b(例如，GaN)。第二層130並非僅限於所示之子層之數目，而是可能再包含含有第III-V族材料之額外子層。僅為達成說明之目的，本發明之其餘部分將第一層110描述為包含GaN且將第二層130描述為包含AlGaN。然而，應注意，任何第III-V族材料均可用於第一層110與第二層130，且並非僅限於GaN與AlGaN。此外，第一層110亦可包含其他材料。舉例而言，第一層110亦可包含生長於(111)矽基板上之GaN材料。
返回參看圖1B，III-V半導體結構100可包含第一層110及形成於第一層110之頂部上之第二層130。在此組態中，第一層110可呈[1000]晶體取向。若基板依此方式取向，則在第一層110與第二層130之間存在自發極化差異，其誘導於第一層110與第二層130之間的界面處形成電子薄層(二維電子氣，2DEG)110a。第一層110與第二層130之間的極化差異為第一層110與第二層130之材料差異引起的。2DEG區域110a具有高電子遷移率，促進在裝置操作期間之低通道電阻、高速切換，且允許電流沿第一層110與第二層130之界面流動。
此處，2DEG區域110a之濃度隨第二層130之組成而變化。舉例而言，第二層130之AlGaN中之Al之增加會增加2DEG區域110a之濃度。此增加因為AlGaN材料中之Al之較高量造成第一層110與第二層130的界面之間的極化差異的增加而產生。增加之極化差異產生明顯正性薄層電荷，由此引起2DEG區域110a之濃度之增加。或者，2DEG可藉由層130中之摻雜而增加或減少。
作為一實例，圖5中出示2DEG區域110a濃度與第二層130之厚度的關係，其中Al組成(莫耳分數)為0.21。莫耳分數表示一種第III族組分之莫耳數與存在於第III族分子中之莫耳總數的比率。
轉向圖1C，介電層120形成於第一層110上，因為第二層130不存在(與圖1B相比較，圖1B說明介電層120形成於第二層130之頂部上)。介電材料之說明性實例為氮化鋁(AlN)、氮化鋁鎵(AlxG1-xN)、氮化銦鎵(InxGa1-xN)、砷化鋁(AlAs)及磷酸鋁(AlP)。僅出於說明之目的，本發明之其餘部分將介電層120之介電材料描述為AlN，但亦可使用其他材料，包括砷化物及磷化物材料系統。舉例而言，可使用AlAs或AlP。選擇介電材料之一種考慮為介電材料與基板材料之間的晶格錯配的變異。晶格錯配為自結晶結構過渡至無定形結構之驅動力。因此，需要選擇使第一層110與介電層120之間的界面電荷減至最少的材料。
圖2出示一個實施例中之介電層120之橫截面圖。介電層120為包含一種類型之材料且具有結晶區域200、界面區域220及無定形區域210的單一層。結晶區域200形成鄰接層230且與層230接觸。層230可對應於圖1B之第二層130或圖1A之第一層110。層230亦可包含第III-V族材料。結晶區域200鄰接介電層120之下表面且鄰接介電層120與層230之間的界面。
介電層120之此雙重性質解決了第III-V族表面之極化問題。介電 層120之結晶區域200使層230之高界面電荷減至最少，因為結晶區域200具有與下伏層230類似之結晶結構。於介電層120之對置面上，無定形區域210提供上面可沈積其他材料之可重複且可複製表面，因為，與結晶區域200相比，無定形區域210具有極少至無表面電荷或懸空鍵。一旦無定形區域210形成，其他材料可容易地沈積於其上，而無關於引起懸空鍵之反應的擔憂。
在結晶區域200與無定形區域210之間為界面區域220。界面區域220表示介電材料之結晶區域200至無定形區域210的過渡(皆在介電層120內)。鄰接界面區域220及介電層120之上面為無定形區域210。介電層120之介電材料與下伏層230之間應存在適合之晶格錯配，以便使結晶區域200過渡至無定形區域210。無定形區域210包含與結晶區域200相同介電材料，但其具有無定形結構。介電層120之結晶區域200可具有5nm之厚度(等效於約20個原子單層)，但此厚度可視所選的介電材料之晶格常數與下伏層230之晶格常數之間的錯配量而定。界面區域220之特性(諸如其尺寸與厚度)視沈積製程之特定參數(諸如溫度及前驅氣體之選擇)而定，其將在下文中關於圖3論述。因此，可出現結晶區域200過渡至無定形區域210之厚度為基於沈積製程之所選操作參數的預定厚度。
圖3出示以產生上述獨特結晶-無定形結構的方式形成介電層(例如，圖2之介電層120)至第III-V族材料上的步驟。圖3中所示之步驟將結合圖4A至C論述，其說明原子層沈積(ALD)製程之步驟之一個實施例。該製程可發生於反應器系統中且可在200℃至500℃之間的溫度下進行。
在圖3之步驟300，沈積製程開始於清潔目標表面。目標表面可為圖1A之第一層110或圖1B之第二層130。清潔步驟為達成結晶結構所必需的，因為其移除目標表面(例如，圖4A之層400)之表面上的任 何外來材料，該等材料可由於環境污染或晶圓操作而呈現於表面上。步驟300可藉由原生氧化物之濕式化學蝕刻及/或原位電漿清潔在臨沈積之前進行。對於濕式化學蝕刻，層400之表面可藉由濕式化學清潔處理以移除有機及/或無機材料。在濕式化學蝕刻之後，可藉由使用反應性自由基(藉由電漿產生)或離子轟擊進行原位表面清潔。對於原位表面清潔，電漿與離子之能量需要足夠高以自層400清潔除去諸如原生氧化物之污染物，但不足夠高以致使損害層400。因此，遠端電漿源對於此目的可為較佳的。
一旦面目標表面為潔淨的，在步驟310，在所需溫度下於目標層之表面上沈積第一前驅體之單層，且清除多餘第一前驅體。圖4A說明圖3之步驟310之一個實施例。此處，圖4A與圖3之步驟310表示ALD製程中之循環。ALD循環由以下組成：當層400已接受前驅體中之一者之一次曝露且產生具有一定厚度之單個原子或分子、或單層之層。由於各循環中沈積單層，前驅體可以均一性沈積至基板上，其轉而允許對沈積於基板上之材料的精確控制。更特定言之，圖4A涉及在所需溫度下將第一前驅體(例如，形成介電層之一部分之元素的氣態物質)引入至ALD系統中。在一個實施例中，第一前驅體410a為諸如氮氣(N2)之氮前驅體。
某些第一前驅體與層400之潔淨表面上之懸空鍵(未圖示)反應以產生結合之第一前驅體單層410。多餘前驅體410a保持未結合。步驟310因此導致形成具有在層400之表面上之結晶結構及一或多種多餘前驅體410a之第一前驅體的單層410。
圖4A亦說明在前驅體410a與層400之間具有呈差排410b形式之錯配晶格常數之影響。此差排410b表示並不形成單層410之結晶結構之一部分的前驅體原子。差排410b為在前驅體410a與層400之下伏第III-V族材料之間的晶格常數錯配所產生。在某些厚度處，層400能夠耐 受某一數目之差排410b且保持結晶結構。圖4A(及後續圖)中出示之差排410b僅為達成說明之目的，且不必欲為實際描繪。進一步至圖3之步驟310，在移動至下一循環之前清除任何多餘前驅體410a(如圖4A中所示)。
返回參看圖3，在步驟320，ALD系統使單層曝露於第二前驅體。在一個實施例中，第二前驅體為諸如三甲基鋁(TMA)之鋁前驅體。當TMA與第一前驅體之現存單層反應時，可於第一前驅體之單層上形成第二前驅體之單層(例如，由鋁製成)。在一個實施例中，第一前驅體之單層與第二前驅體之單層組合而形成介電層。可在進行沈積製程之前清除多餘第二前驅體。
圖4B中說明圖3之步驟320之一個實施例。如所示，第一前驅體之單層410曝露於第二前驅體420a。當第二前驅體420a與單層410反應時，形成第二前驅體之單層420(其產生介電層430)。圖4B亦出示增加之差排420b，其包含第一前驅體410a(圖4A)與第二前驅體420a。
返回參看圖3，在步驟330，ALD系統重複關於步驟310所述之第一循環，且再次曝露單層於第一前驅體。如關於步驟310所論述，第一前驅體可為氮氣(N2)。第一前驅體與介電層反應，且可於第二前驅體之現存單層之頂部上形成另一單層。在一個實施例中，第一前驅體之單層、第二前驅體之單層及第一前驅體之單層組合而形成介電層。可接著自系統清除多餘之第一前驅體。
圖4C中說明圖3之步驟330之一個實施例。ALD系統藉由將層400、第一前驅體之單層410及第二前驅體之單層420曝露於第一前驅體410a而重複第一循環。此使得第一前驅體410a之另一單層410形成於第二前驅體420a之單層420上。介電層430之厚度因此藉由該另一單層而增加。差排410c之大小亦比圖4A與圖4B中分別所示之差排410a與410b增加。
返回參看圖3，在步驟340，判定是否已達成介電層之所需厚度。作為一個實例，當介電層包含上文關於圖2所述之結晶區域與無定形區域時可達成所要厚度。此厚度可在已重複某一數目之循環之後達成且介電層430包含鄰接結晶區域之無定形區域。
自結晶區域(例如，圖2中之200)至無定形區域(例如，圖2中之210)之介電層430之最終過渡為圖4A至圖4C中出示之差排(亦即，分別為410b、420b、410c)所引起的。當形成在與層400之下伏第III-V族材料之界面處具有結晶結構的介電層430時，介電層430之某一厚度保持結晶結構，與形成介電層430之材料與形成層400之第III-V族材料之間的晶格常數錯配無關。作為一個實例，AlN介電層(包含Al與N之單層)在約10奈米之後變為無定形。在其他實施例中，介電層可變為無定形所處之厚度視介電材料與下伏第III-V族材料之間的晶格常數不等性以及諸如溫度之沈積條件而定。舉例而言，適當沈積溫度視第一410a前驅體與第二420a前驅體之化學性質而定。上文關於圖3所述之製程可涉及用於介電層430之任何其他材料之使用，只要其具有與層400之下伏第III-V族材料適當錯配之晶格常數。
隨著沈積單層(例如，圖4A與圖4C之410、圖4B之420)之各重複循環之後差排(例如，圖4A之410b、圖4B之420b或圖4C之410c)增加，介電層430變得承受應變。應變能隨著介電層430之厚度因沈積之單層增加而增加。當介電層430內之應變能變得過高時，形成較多差排以釋放應變。隨著差排之數目增加，晶體域變得較小，且當晶體取向由於來自差排之增加應變而可能不再保持時，最後介電層自晶體區域(例如，圖2之200)過渡至無定形區域(例如，圖2之210)。隨後形成無定形區域(例如，圖2之210)以便減小應變能。
介電層430之所需厚度亦可包括界面層220(如上文關於圖2所描述)。界面區域220之厚度可藉由循環前驅體410a與前驅體410b以及控 制沈積溫度來控制。
一旦已達成所需厚度，則ALD製程完成。
因此，藉由圖3中所描述之製程，介電材料之單一層可一致且可靠地沈積於具有可重複界面特性之第III-V族材料系統上。無定形層之表面結構允許不斷可再生且可接受進一步處理之界面。由於結晶與無定形結構之獨特雙重組態，介電材料具有與單個均一結構介電材料完全不同的材料特性。
使用ALD系統用於沈積介電材料之另一優點為晶圓中及晶圓之間的臨限電壓均一性。在如上文所論述之涉及使用AlN作為介電材料之實例中，於ALD系統中替代地採用Al與N之前驅體使得每次沈積一個單層，由此允許介電層之極高均一性。此高均一性亦允許對自結晶結構至無定形結構之過渡之精確控制。此高均一性與精確控制允許形成具有均一臨限電壓之半導體裝置。
第III-V族材料基板與介電材料之組合達成與傳統基於矽之介電質中發現者類似之電壓變異。圖6出示此兩種不同組合之測試結果之比較。圖6中之圖表出示用兩種不同閘極介電材料製成之GaN MOSFET之FET特徵：(a)具有習知SiNx材料之一種材料，與(b)具有複合Al2O3/CA-AlN之第二種材料。為獲得圖表，施加10V之汲極電壓同時閘極電壓自-12V至0V拂掃。出示具有Al2O3/CA-AlN介電材料之MOSFET之圖表出示與習知SiNx材料類似之均一臨限電壓。
出人意料的益處為介電層之下伏材料的傳導性增強。在以上使用AlN作為介電材料且使用AlGaN作為第III-V族材料之實例中，AlN/AlGaN界面之結晶結構亦可藉由經如下文所示之霍爾量測技術(Hall measurement technique)所量測之電子濃度的增加來證明，其中於AlGaN材料上沈積10nm厚的CA-AlN。
表1出示介電質之下伏材料層之電阻減少，由此增強半導體之傳導性。2DEG濃度之增加表明所沈積AlN之極化效應及其結晶性質。2DEG濃度之增加出示極化材料之厚度之增加。
儘管AlN用於作為介電材料之一個實例說明，但可使用其他材料，只要在介電材料與下伏第III-V族材料層之間存在晶格常數差異。舉例而言，AlxGa1-xN或InxGa1-xN可能具有相同作用。作為另一實例，CA-AlAs可用於基於GaN之FET上，且CA-AlP可用於基於InP之FET上。儘管ALD用作沈積介電材料之較佳方法，但可使用其他技術，只要結晶性質材料可於沈積製程開始時啟始。換言之，其他方法為可接受的，只要該方法允許結晶層最初沈積於第III-V族材料上。
各種態樣之其他目標、優點及實施例對於此領域技術者將顯而易見，且在本說明書與附圖之範疇內。舉例而言(但不加以限制)，結構或功能元件可經重排以與前文揭示內容一致。類似地，根據前文揭示內容之原理可應用於其他實例，即使該等實例未具體地在本文詳細描述，但其仍然應在前文揭示內容之範疇內。

Claims (19)

  1. 一種於第一III-V半導體層上製造介電材料單一層的方法，該方法包含：形成該第一III-V材料半導體層；及於該第一III-V材料半導體層上形成該介電材料單一層，該介電材料單一層包含位於該介電材料單一層之下表面的第一區域，其中該第一區域位於該單一層介電材料與該第一III-V材料半導體層之間的界面處，在該介電材料單一層內，該第一區域過渡至鄰接該介電材料單一層之上表面之第二區域，該上表面與該下表面相對，且進一步其中該第一區域具有結晶結構，且該第二區域具有無定形結構。
  2. 如請求項1之方法，其進一步包含：在該第一III-V材料半導體層與該介電材料層單一層之間形成第二III-V材料半導體層；及於該第一III-V材料半導體層與該第二III-V材料半導體層之界面處形成2維電子氣(2DEG)區域。
  3. 如請求項1之方法，其進一步包含：於矽基板上形成該第一III-V材料半導體層。
  4. 如請求項1之方法，其中該介電材料之晶格常數不同於該第二III-V材料半導體層之晶格常數。
  5. 如請求項1之方法，其中該介電材料單一層之形成進一步包含：藉由原子層沈積，於該第一III-V材料半導體層上沈積介電材料。
  6. 如請求項5之方法，其中該沈積步驟於200℃與500℃之間的溫度下進行。
  7. 如請求項5之方法，其中該藉由原子層沈積於該第一III-V材料半導體層上沈積介電材料之步驟進一步包含於該第一III-V材料半導體層上沈積該介電材料之至少一個單層。
  8. 如請求項7之方法，其中進一步包含重複該沈積該介電材料之至少一個單層之步驟直至達到所需該介電材料單一層之厚度。
  9. 如請求項1之方法，其進一步包含：在該第一區域與該第二區域之間形成界面區域。
  10. 如請求項1之方法，其中自該第一區域至該第二區域之該過渡係於該介電材料單一層之預定厚度處發生。
  11. 一種半導體結構，其包含：第一III-V材料半導體層；及形成於該第一III-V材料半導體層上之介電材料單一層，該介電材料單一層進一步包含：第一區域，其具有結晶結構，位於該介電材料單一層之下表面，且位在該單一層與該第一III-V材料半導體層之間的界面處；及第二區域，其具有無定形結構，位於該第一區域之上且位在該介電材料單一層之上表面，該上表面與該下表面相對。
  12. 如請求項11之半導體結構，其中該第二區域同時鄰接該第一區域及該介電材料單一層之上表面兩者。
  13. 如請求項11之半導體結構，其中該半導體結構進一步包含形成於該第一III-V材料半導體層與該介電材料單一層之間的第二III-V材料半導體層，及形成於該第一III-V材料半導體層與該第二III-V材料半導體層之界面處之2維電子氣(2DEG)區域。
  14. 如請求項11之半導體結構，其中該第一III-V材料半導體層形成於矽基板上。
  15. 如請求項11之半導體結構，其中該介電材料之晶格常數不同於該第二III-V材料半導體層之晶格常數。
  16. 如請求項11之半導體結構，其中該介電材料單一層藉由使用原子層沈積將介電材料沈積於該第二III-V材料半導體層上所形成。
  17. 如請求項11之半導體結構，其中該介電材料單一層包含一個以上單層。
  18. 如請求項11之半導體結構，其中該結晶-無定形介電材料單一層進一步包含在該第一區域與該第二區域之間的界面區域。
  19. 如請求項11之半導體結構，其中自該第一區域至該第二區域之該過渡係於該介電材料單一層之預定厚度處發生。
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