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TWI593117B - 具有多重寬度電極結構之場效電晶體之 製造方法 - Google Patents

具有多重寬度電極結構之場效電晶體之 製造方法 Download PDF

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TWI593117B
TWI593117B TW105126092A TW105126092A TWI593117B TW I593117 B TWI593117 B TW I593117B TW 105126092 A TW105126092 A TW 105126092A TW 105126092 A TW105126092 A TW 105126092A TW I593117 B TWI593117 B TW I593117B
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width
trench
layer
polysilicon layer
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TW105126092A
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TW201810666A (zh
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蔡宜龍
阿亞弟 馬林納
穆罕默德 阿馬努拉
楊博文
梁書祥
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台灣半導體股份有限公司
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Description

具有多重寬度電極結構之場效電晶體之 製造方法
本發明係有關於一種具有多重寬度電極結構之場效電晶體之製造方法，尤其是指一種包含有多重寬度之電極部之場效電晶體之製造方法。
隨著科技的發展與時代的進步，半導體製程技術的進步使得金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field Effect Transistor；MOSFET，以下簡稱MOSFET)高度發展。
其中，現有半導體製程使用各種不同的方法來形成MOSFET，普遍來說，一般係於半導體基板上形成磊晶層，再於磊晶層上形成溝槽，並用不同的步驟使溝槽內形成作為電晶體的閘極。
然而，以現有形成上述閘極的方法所製造出之MOSFET中，普遍具有高總閘極電荷(Qg)以及高實際效能指數(Figure of Merit；FOM)之問題，其中，總閘 極電荷係指MOSFET處於完全導通狀態時，閘極所需的電荷，總閘極電荷與MOSFET的啟動速度有關，高總閘極電荷會降低開關速度並增加閘級損耗，進而提升開關轉換損耗和降低效率；實際效能指數係由導通電阻以及總閘極電荷所決定(Qg乘上Rdson)，高實際效能指數表示導通損耗與開關損耗較差。
因此，在製造MOSFET並形成溝槽的過程中，如何降低總閘極電荷與實際效能指數成為現有業者改善之目標。
有鑒於現有之MOSFET的結構之製程中，普遍具有高總閘極電荷及高實際效能指數之問題。緣此，本發明主要係提供一種具有多重寬度電極結構之場效電晶體之製造方法，其主要係使電極結構呈現多重寬度與相異高度，以達到降低總閘極電荷與實際效能指數之目的。
基於上述目的，本發明所採用之主要技術手段係提供一種具有多重寬度電極結構之場效電晶體之製造方法，係先執行步驟(a)提供一半導體基板，並在半導體基板上形成一磊晶層。接著執行步驟(b)於磊晶層蝕刻出一沿一垂直方向延伸之溝槽，溝槽係具有一溝槽側壁以及一溝槽底部。接著執行步驟(c)於磊晶層之表面、溝槽之溝槽側壁以及溝槽底部形成一氧化層，並於氧化層上形成一第一多晶矽層。然後執行步驟(d)蝕刻部份之第一多晶矽層， 使殘餘之第一多晶矽層在溝槽內形成一第一電極多晶矽層。接著執行步驟(e)蝕刻鄰近於第一電極多晶矽層上方與溝槽側壁處之部分之氧化層，使氧化層鄰近於第一電極多晶矽層處具有一自周圍朝向第一電極多晶矽層逐漸凹陷之第一漸凹結構。接續執行步驟(f)於第一電極多晶矽層上形成一第二多晶矽層，第二多晶矽層填滿第一漸凹結構。
接著執行步驟(g)蝕刻部份之第二多晶矽層，使殘餘之第二多晶矽層在溝槽內形成一第二電極多晶矽層，並使第一電極多晶矽層與第二電極多晶矽層形成一第一電極部、一寬度漸變部與一第二電極部，其中寬度漸變部係位於第一漸凹結構處，第一電極部係自寬度漸變部朝向溝槽底部延伸，第二電極部係自寬度漸變部背向溝槽底部延伸，第一電極部沿垂直方向與一垂直於垂直方向之水平方向分別具有一第一高度與一第一寬度，第二電極部沿垂直方向與水平方向分別具有一第二高度與一第二寬度。接著執行步驟(h)蝕刻鄰近於第二電極部上方與溝槽側壁處之氧化層。然後執行步驟(i)在第二電極部與溝槽側壁上形成一閘極氧化層，並在閘極氧化層上形成一閘極部，閘極部係藉由閘極氧化層而與第二電極部相間隔，並沿水平方向具有一第三寬度。接著執行步驟(j)在磊晶層鄰近於閘極部處依序形成一本體區與一源極區，並執行步驟(k)形成一覆蓋源極區與閘極部之層間介電層。最後執行步驟(l)形成一覆蓋本體區與層間介電層並接觸於源極區之源極電極，藉以製造出具有多重寬度電極結構之場效電晶 體。其中，第一高度大於或等於第二高度，第一寬度小於第二寬度，第二寬度小於第三寬度。
在上述必要技術手段的基礎下，上述具有多重寬度電極結構之場效電晶體之製造方法還包含以下所述的較佳附屬技術手段。在步驟(b)與步驟(c)之間更包含一步驟(b0)於磊晶層之表面、溝槽之溝槽側壁以及溝槽底部形成一消耗性犧牲氧化層，且步驟(b0)後更包含一步驟(b1)完全蝕刻消耗性犧牲氧化層。在步驟(h)中，更包含一步驟(h0)使氧化層之鄰近於第二電極部處具有一自周圍朝向第二電極部逐漸凹陷之第二漸凹結構，且閘極氧化層係填滿第二漸凹結構。此外，步驟(i)中，更包含一步驟(i0)於閘極氧化層上形成一第三多晶矽層，並蝕刻部份之第三多晶矽層，使殘餘之第三多晶矽層在溝槽內形成閘極部。
在採用本發明所提供之具有多重寬度電極結構之場效電晶體之製造方法之主要技術手段後，由於閘極結構呈現多重寬度與相異高度，第一電極部的第一寬度小於第二電極部的第二寬度，第二電極部的第二寬度小於閘極部第三寬度，且第二電極部之第二高度係小於或等於第一電極部之第一高度，因而可有效降低總閘極電荷及實際效能指數。
本發明所採用的具體實施例，將藉由以下之實施例及圖式作進一步之說明。
1‧‧‧具有多重寬度電極結構之場效電晶體
11‧‧‧半導體基板
12‧‧‧磊晶層
121‧‧‧溝槽
1211‧‧‧溝槽側壁
1212‧‧‧溝槽底部
13‧‧‧氧化層
131‧‧‧第一漸凹結構
132‧‧‧第二漸凹結構
14‧‧‧第一電極部
15‧‧‧寬度漸變部
16‧‧‧第二電極部
17‧‧‧閘極氧化層
18‧‧‧閘極部
19‧‧‧本體區
20‧‧‧源極區
21‧‧‧層間介電層
22‧‧‧源極電極
2‧‧‧硬質遮罩
3‧‧‧光阻層
4‧‧‧消耗性犧牲氧化層
5‧‧‧第一多晶矽層
51‧‧‧第一電極多晶矽層
61‧‧‧第二電極多晶矽層
7‧‧‧第三多晶矽層
8‧‧‧遮罩層
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400‧‧‧波形
L1‧‧‧垂直方向
L2‧‧‧水平方向
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
H1‧‧‧第一高度
H2‧‧‧第二高度
WH1、WH2、WH3‧‧‧空乏區寬度
第一圖與第一A圖係顯示本發明較佳實施例之具有多重寬度電極結構之場效電晶體之製造方法之流程示意圖。
第二圖係顯示本發明較佳實施例之半導體基板與磊晶層剖視圖。
第三圖係顯示本發明較佳實施例之磊晶層中蝕刻出溝槽之剖視圖。
第四圖係顯示本發明較佳實施例之消耗性犧牲氧化層形成於溝槽之剖視圖。
第五圖係顯示本發明較佳實施例之氧化層形成於溝槽之剖視圖。
第六圖係顯示本發明較佳實施例之第一多晶矽層形成於氧化層之剖視圖。
第七圖係顯示本發明較佳實施例之蝕刻第一多晶矽層形成第一電極多晶矽層之剖視圖。
第八圖係顯示本發明較佳實施例之蝕刻第二多晶矽層形成第二電極多晶矽層之剖視圖。
第九圖係顯示本發明較佳實施例之於閘極氧化層上形成第三多晶矽層之剖視圖。
第十圖係顯示本發明較佳實施例之形成層間介電層之剖視圖。
第十一圖係顯示本發明較佳實施例之蝕刻形成遮罩層並蝕 刻部分之本體區與源極區之剖視圖。
第十二圖係顯示本發明較佳實施例之具有多重寬度電極結構之場效電晶體之剖視圖。
第十三圖係顯示先前技術之場效電晶體之模擬結構示意圖。
第十四圖係顯示本發明另一實施例之具有多重寬度電極結構之場效電晶體之模擬結構示意圖。
第十五圖係顯示本發明較佳實施例之具有多重寬度電極結構之場效電晶體之模擬結構示意圖。
第十六圖係顯示本發明與先前技術之輸入電容之波形示意圖。
第十七圖係顯示本發明與先前技術之輸出電容之波形示意圖。
第十八圖係顯示本發明與先前技術之逆向轉換電容之波形示意圖。
第十九圖係顯示本發明與先前技術之總閘極電荷之波形示意圖。
由於本發明所提供之具有多重寬度電極結構之場效電晶體之製造方法中，其組合實施方式不勝枚舉，故在此不再一一贅述，僅列舉一個較佳實施例加以具體說明。
請一併參閱第一圖至第十二圖，第一圖與 第一A圖係顯示本發明較佳實施例之具有多重寬度電極結構之場效電晶體之製造方法之流程示意圖。第二圖係顯示本發明較佳實施例之半導體基板與磊晶層剖視圖。第三圖係顯示本發明較佳實施例之磊晶層中蝕刻出溝槽之剖視圖。第四圖係顯示本發明較佳實施例之消耗性犧牲氧化層形成於溝槽之剖視圖。第五圖係顯示本發明較佳實施例之氧化層形成於溝槽之剖視圖。第六圖係顯示本發明較佳實施例之第一多晶矽層形成於氧化層之剖視圖。
第七圖係顯示本發明較佳實施例之蝕刻第一多晶矽層形成第一電極多晶矽層之剖視圖。第八圖係顯示本發明較佳實施例之蝕刻第二多晶矽層形成第二電極多晶矽層之剖視圖。第九圖係顯示本發明較佳實施例之於閘極氧化層上形成第三多晶矽層之剖視圖。第十圖係顯示本發明較佳實施例之形成層間介電層之剖視圖。第十一圖係顯示本發明較佳實施例之蝕刻形成遮罩層並蝕刻部分之本體區與源極區之剖視圖。第十二圖係顯示本發明較佳實施例之具有多重寬度電極結構之場效電晶體之剖視圖。
如圖所示，本發明較佳實施例之具有多重寬度電極結構之場效電晶體之製造方法的步驟中，如第二圖所示，係先執行步驟S101提供一半導體基板11，並在半導體基板11上形成一磊晶層12(形成方式為現有技術，下文中提及「形成」之部分，將不再贅述採用何種形成方式)。其中，半導體基板11一般係摻雜有離子濃度(例如N型)，磊晶層12一般也摻雜有離子濃度(例如N型)，且磊晶層12 的離子濃度較半導體基板11為低，其係現有技術，不再贅述。
執行完步驟S101後係執行步驟S102於磊晶層12蝕刻出至少一沿一垂直方向L1延伸之溝槽121(圖中僅繪示出一個)，溝槽121係具有一溝槽側壁1211以及一溝槽底部1212，而蝕刻的方法中，如第三圖所示，係先於磊晶層12上形成硬質遮罩2(材料為現有技術，不再贅述)，接著再於硬質遮罩2上形成光阻層3(為現有技術，不再贅述)後再蝕刻出溝槽121(採用何種蝕刻為現有技術，且下文中提及「蝕刻」之部分均不再贅述採用何種蝕刻)。另外，需要一提的是，本發明較佳實施例所指的溝槽側壁1211是指整個溝槽121的側壁，意即若以上視圖觀之，側壁係呈現一體的，而非如圖中以剖面圖的視角觀之有兩個側壁，特此敘明。
如第四圖所示，接著執行步驟S103於磊晶層12之表面、溝槽121之溝槽側壁1211以及溝槽底部1212形成一消耗性犧牲氧化層4。然後執行步驟S104完全蝕刻消耗性犧牲氧化層4。其中，採用步驟S103與步驟S104的目的在於改善磊晶層12之表面、溝槽側壁1211以及溝槽底部1212上結晶的晶格排列的規則性，以增加平整性，在其他實施例中，亦可不採用步驟S103與步驟S104。
如第五圖與第六圖所示，接著執行步驟S105於磊晶層12之表面、溝槽121之溝槽側壁1211以及溝槽底部1212形成一氧化層13，並於氧化層13上形成一第一 多晶矽層5而呈近似T型結構。
如第七圖所示，接著執行步驟S106蝕刻部份之第一多晶矽層5，使殘餘之第一多晶矽層5在溝槽121內形成一第一電極多晶矽層51，然後執行步驟S107蝕刻鄰近於第一電極多晶矽層51上方與溝槽側壁1211處之部分之氧化層13，使氧化層13鄰近於第一電極多晶矽層51處具有一自周圍朝向第一電極多晶矽層51(或朝向溝槽121之中心)逐漸凹陷之第一漸凹結構131。具體來說，第一漸凹結構131上方的寬度沿著垂直方向L1向下漸漸變小，本發明較佳實施例中，第一漸凹結構131靠近第一電極多晶矽層51之上半部；位在上方並鄰近於溝槽側壁1211處以及磊晶層12之表面之氧化層13的厚度也變為較薄，位在鄰近溝槽底部1212處之氧化層13的厚度較厚。
如第八圖所示，接著執行步驟S108於第一電極多晶矽層51上形成一第二多晶矽層(圖未繪示，具體係呈現類似第一多晶矽層5之T字型結構)，且第二多晶矽層填滿第一漸凹結構131。
然後執行步驟S109蝕刻部份之第二多晶矽層，使殘餘之第二多晶矽層在溝槽121內形成一第二電極多晶矽層61，並使第一電極多晶矽層51與第二電極多晶矽層61形成一第一電極部14、一寬度漸變部15與一第二電極部16。
其中，寬度漸變部15係位於第一漸凹結構131處，並藉由氧化層13與磊晶層12相間隔。第一電極部14 係自寬度漸變部15朝向溝槽底部1212延伸，並藉由氧化層13與磊晶層12相間隔。第二電極部16係自寬度漸變部15背向溝槽底部1212延伸，並藉由氧化層13與磊晶層12相間隔。
第一電極部14沿垂直方向L1與一垂直於垂直方向L1之水平方向L2分別具有一第一高度H1與一第一寬度W1，第二電極部16沿垂直方向L1與水平方向L2分別具有一第二高度H2與一第二寬度W2。第一高度H1大於或等於第二高度H2，第一寬度W1小於第二寬度W2。
如第八圖所示，接著執行步驟S110蝕刻鄰近於第二電極部16上方與溝槽側壁1211處之氧化層13，使得磊晶層12之表面以及溝槽側壁1211裸露出，並使氧化層13之鄰近於第二電極部16處具有一自周圍朝向第二電極部16逐漸凹陷之第二漸凹結構132，同理，第二漸凹結構132上方的寬度沿著垂直方向L1向下漸漸變小，本發明較佳實施例中，第二漸凹結構132靠近第二電極部16之上半部。另外，第一電極部14與第二電極部16可為源極電極部或閘極電極部，其係視實務上之設計而定。
如第九圖與第十圖所示，接著執行步驟S111在第二電極部16與溝槽側壁1211上形成一閘極氧化層17，且閘極氧化層17係填滿第二漸凹結構132。此外，步驟S111中，於閘極氧化層17上形成一第三多晶矽層7，並蝕刻部份之第三多晶矽層7，使殘餘之第三多晶矽層7在溝槽121內形成一閘極部18，藉以在閘極氧化層17上形成閘極部18。
另外，閘極部18係藉由閘極氧化層17而與 第二電極部16相間隔，並沿水平方向L2具有一第三寬度W3，且第三寬度W3大於第二寬度W2。
如第十圖所示，接著執行步驟S112在磊晶層12鄰近於閘極部18處依序形成一本體區19(P-body)與一源極區20(N+)，而形成的方式不再贅述。其中，本體區19係藉由閘極氧化層17與閘極部18相間隔，源極區20藉由閘極氧化層17與閘極部18相間隔。
如第十圖與第十一圖所示。接著再執行步驟S113形成一覆蓋源極區20與閘極部18之層間介電層(Interlayer Dielectric；ILD)21，然後再於層間介電層21上形成一遮罩層8，並對部分之本體區19與源極區20進行蝕刻後，再移除遮罩層8。
如第十二圖所示，最後執行步驟S114形成一覆蓋本體區19與層間介電層21並接觸於源極區20之源極電極22，藉以製造出本發明較佳實施例所提供之具有多重寬度電極結構之場效電晶體1，其中，源極電極22係呈現近似ㄇ字型之結構。
請一併參閱第十三圖至第十五圖，第十三圖係顯示先前技術之場效電晶體之模擬結構示意圖，第十四圖係顯示本發明另一實施例之具有多重寬度電極結構之場效電晶體之模擬結構示意圖。第十五圖係顯示本發明較佳實施例之具有多重寬度電極結構之場效電晶體之模擬結構示意圖。
如圖所示，本發明實際以軟體針對第十三 圖至第十五圖的結構進行直流模擬後，可得如下表之數值：
由上述可知，不管本發明是採用第十四圖或第十五圖的結構之實際效能指數與總閘極電荷都低於先前技術之實際效能指數與總閘極電荷，因此採用本發明所採用之結構後，可有效地降低總閘極電荷及實際效能指數。
另外，由圖中可得知，空乏區寬度WH1約等於空乏區寬度WH2，空乏區寬度WH3大於空乏區寬度WH2，因此，若第二高度H2與第一高度H1之間的比值愈大，空乏區的寬度也愈大，因而在相同的汲極偏壓下(VD)可使空乏電容(Cdep)較小。上述之空乏區寬度WH1、WH2與WH3分別是指圖中WH1、WH2與WH3所標示之沿垂直方向L1的長度。
值得一提的是，電容Cgd一般係受上述空乏電容Cdep與氧化層電容COX所影響，輸入電容(CISS)為電容Cgs與電容Cgd的總和，輸出電容(COSS)電容Cds與電容Cgd的總和，逆向轉換電容(CRSS)與電容Cgd相同。
請參閱第十六圖，第十六圖係顯示本發明 與先前技術之輸入電容(Clss)之波形示意圖。如圖所示，第十六圖係以第十三圖至第十五圖之結構進行交流模擬，其中，波形100代表第十三圖之結構之波形，波形200代表第十四圖與第十五圖之結構之波形(由於波形相近，因此僅以波形200示之)，由波形100與200可知，以汲極偏壓VD=50V比較輸入電容的狀況下，可得知本發明所採用之結構的輸入電容都明顯小於先前技術之結構。
請參閱第十七圖，第十七圖係顯示本發明與先前技術之輸出電容(COSS)之波形示意圖。如圖所示，第十七圖係以第十三圖至第十五圖之結構進行交流(AC)模擬，其中，波形300代表第十三圖之結構之波形，波形400代表第十四圖之結構之波形，波形500代表第十五圖之結構之波形，由波形300、400與500可知，係以汲極偏壓VD=50V比較輸出電容，可得知本發明所採用之結構的輸出電容都明顯小於先前技術之結構，特別是在第一高度H1相等於第二高度H2的狀況下，輸出電容明顯地降低。
請參閱第十八圖，第十八圖係顯示本發明與先前技術之逆向轉換電容(CRSS)之波形示意圖。如圖所示，第十八圖係以第十三圖至第十五圖之結構進行交流模擬，其中，波形600代表第十三圖之結構之波形，波形700代表第十四圖之結構之波形，波形800代表第十五圖之結構之波形，由波形600、700與800可知，以汲極偏壓VD=50V比較逆向轉換電容，可得知本發明所採用之結構的逆向轉換電容都明顯小於先前技術之結構，特別是在第一高度H1相等於第二高度H2的狀況下，逆向轉換電容明顯地降低。
請參閱十九圖，第十九圖係顯示本發明與先前技術之總閘極電荷之波形示意圖。如圖所示，在以交流模擬後，波形900與1200代表第十三圖之結構之波形，波形1000與1300代表第十四圖之結構之波形，波形1100與1400代表第十五圖之結構之波形，由波形900、1000、1100、1200、1300與1400可知，不管是在相同的閘極偏壓VG下或是相同的汲極偏壓VD下，本發明所採用之結構的總閘極電荷(Qg)都較低，且進一步由下表可得知Qgd也較為低。
綜合以上所述，在採用本發明所提供之具有多重寬度電極結構之場效電晶體之製造方法之主要技術手段後，由於電極結構呈現多重寬度與相異高度，第一電極部的第一寬度小於第二電極部的第二寬度，第二電極部的第二寬度小於閘極部第三寬度，且第二電極部之第二高度係小於或等於第一電極部之第一高度，因而可有效降低總閘極電荷、實際效能指數、輸入電容、輸出電容以及逆向轉換電容，進而大幅增加場效電晶體之效能。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
1‧‧‧具有多重寬度電極結構之場效電晶體
11‧‧‧半導體基板
12‧‧‧磊晶層
13‧‧‧氧化層
14‧‧‧第一電極部
15‧‧‧寬度漸變部
16‧‧‧第二電極部
17‧‧‧閘極氧化層
18‧‧‧閘極部
19‧‧‧本體區
20‧‧‧源極區
21‧‧‧層間介電層
22‧‧‧源極電極

Claims (5)

  1. 一種具有多重寬度電極結構之場效電晶體之製造方法，包含以下步驟：(a)提供一半導體基板，並在該半導體基板上形成一磊晶層；(b)於該磊晶層蝕刻出一沿一垂直方向延伸之溝槽，該溝槽係具有一溝槽側壁以及一溝槽底部；(c)於該磊晶層之表面、該溝槽之該溝槽側壁以及該溝槽底部形成一氧化層，並於該氧化層上形成一第一多晶矽層；(d)蝕刻部份之該第一多晶矽層，使殘餘之該第一多晶矽層在該溝槽內形成一第一電極多晶矽層；(e)蝕刻鄰近於該第一電極多晶矽層上方與該溝槽側壁處之部分之該氧化層，使該氧化層鄰近於該第一電極多晶矽層處具有一自周圍朝向該第一電極多晶矽層逐漸凹陷之第一漸凹結構；(f)於該第一電極多晶矽層上形成一第二多晶矽層，且該第二多晶矽層填滿該第一漸凹結構；(g)蝕刻部份之該第二多晶矽層，使殘餘之該第二多晶矽層在該溝槽內形成一第二電極多晶矽層，並使該第一電極多晶矽層與該第二電極多晶矽層形成一第一電極部、一寬度漸變部與一第二電極部，其中該寬度漸變部係位於該第一漸凹結構處，該第一電極部係自該寬度漸變部朝向該溝槽底部延伸，該第二電極部係自該 寬度漸變部背向該溝槽底部延伸，該第一電極部沿該垂直方向與一垂直於該垂直方向之水平方向分別具有一第一高度與一第一寬度，該第二電極部沿該垂直方向與該水平方向分別具有一第二高度與一第二寬度；(h)蝕刻鄰近於該第二電極部上方與該溝槽側壁處之該氧化層；(i)在該第二電極部與該溝槽側壁上形成一閘極氧化層，並在該閘極氧化層上形成一閘極部，該閘極部係藉由該閘極氧化層而與該第二電極部相間隔，並沿該水平方向具有一第三寬度；(j)在該磊晶層鄰近於該閘極部處依序形成一本體區與一源極區；(k)形成一覆蓋該源極區與該閘極部之層間介電層；以及(l)形成一覆蓋該本體區與該層間介電層並接觸於該源極區之源極電極，藉以製造出該具有多重寬度電極結構之場效電晶體；其中，該第一高度大於或等於該第二高度，該第一寬度小於該第二寬度，該第二寬度小於該第三寬度。
  2. 如申請專利範圍第1項所述之具有多重寬度電極結構之場效電晶體之製造方法，其中，在該步驟(b)與該步驟(c)之間更包含一步驟(bo)於該磊晶層之表面、該溝槽之該溝槽側壁以及該溝槽底部形成一消耗性犧牲氧化層，且該步驟(b0)後更包含一步驟(b1)完全蝕刻該消耗 性犧牲氧化層。
  3. 如申請專利範圍第1項所述之具有多重寬度電極結構之場效電晶體之製造方法，其中，在該步驟(h)中，更包含一步驟(h0)使該氧化層之鄰近於該第二電極部處具有一自周圍朝向該第二電極部逐漸凹陷之第二漸凹結構。
  4. 如申請專利範圍第3項所述之具有多重寬度電極結構之場效電晶體之製造方法，其中，該閘極氧化層係填滿該第二漸凹結構。
  5. 如申請專利範圍第1項所述之具有多重寬度電極結構之場效電晶體之製造方法，其中，該步驟(i)中，更包含一步驟(i0)於該閘極氧化層上形成一第三多晶矽層，並蝕刻部份之該第三多晶矽層，使殘餘之該第三多晶矽層在該溝槽內形成該閘極部。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778671B (zh) * 2021-06-21 2022-09-21 新唐科技股份有限公司 半導體結構及其形成方法
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
GB9826041D0 (en) * 1998-11-28 1999-01-20 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US7465986B2 (en) * 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
US8236651B2 (en) * 2009-08-14 2012-08-07 Alpha And Omega Semiconductor Incorporated Shielded gate trench MOSFET device and fabrication
US8193580B2 (en) * 2009-08-14 2012-06-05 Alpha And Omega Semiconductor, Inc. Shielded gate trench MOSFET device and fabrication
US8431457B2 (en) 2010-03-11 2013-04-30 Alpha And Omega Semiconductor Incorporated Method for fabricating a shielded gate trench MOS with improved source pickup layout
TWI520337B (zh) * 2012-12-19 2016-02-01 財團法人工業技術研究院 階梯溝渠式金氧半場效電晶體及其製造方法
KR101828495B1 (ko) * 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
DE102015108440B3 (de) * 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles

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