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TWI593019B - 減少重疊遮罩所造成之閘極高度變異之方法 - Google Patents

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TWI593019B
TWI593019B TW104133005A TW104133005A TWI593019B TW I593019 B TWI593019 B TW I593019B TW 104133005 A TW104133005 A TW 104133005A TW 104133005 A TW104133005 A TW 104133005A TW I593019 B TWI593019 B TW I593019B
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格羅方德半導體公司
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Description

減少重疊遮罩所造成之閘極高度變異之方法
本發明一般涉及半導體裝置的製造，尤指一種使用重疊遮罩減少閘極高度變異的方法。
在現在的積體電路，例如微處理器、存儲裝置等等，在受限制的芯片區域上提供且操作了非常大數目的電路組件，尤其是電晶體。在使用金屬氧化物半導體(MOS)技術的積體電路製造中，提供了典型上運作在切換模式的場效應電晶體(FETs)(NMOS以及PMOS電晶體兩者)。也就是說，這些電晶體裝置顯示出高導電狀態(開啟狀態)以及高阻抗狀態(關閉狀態)。FET可採取各種形式以及配置。舉例來說，在其他配置中，FET可能是被稱作是平面FET裝置或是三維(3D)裝置兩者的其中一個，例如鰭式場效應電晶體(finFET)裝置。
場效應電晶體(FET)，不論是NMOS電晶體或是PMOS電晶體，且不論是平面或是3D finFET裝置，典型上包括形成在半導體基板中的摻雜源/汲極區域，它們是由通道區域所分開。閘極絕緣層位於該通道區域之上以 及導電閘極電極位於該閘極絕緣層之上。該閘極絕緣層以及該閘極電極有時候可能被稱作為該裝置的閘極結構。通過施加適當的電壓至該閘極電極，該通道區域變成導電的並且允許電流由該源極區域流向該汲極區域。為了改善FET的操作速度，並為了增加在積體電路裝置上的FET密度，多年以來裝置設計者已大幅減低了FET的實際尺寸(physical size)。更具體而言，FET的通道長度已顯著的減少，這導致改善了FET的切換速度。然而，減少該FET的通道長度也減少了該源極區域以及該汲極區域之間的距離。在一些例子中，該源極區域以及該汲極區域之間分離間隔的減少，使得難以有效地抑制該源極區域與該通道的電位受到該汲極電位的不利影響。這有時稱作為短通道效應，其中FET作為主動(active)開關的特性被劣化。
與具有平面結構的FET相比，稱作為finFET的裝置具有三維(3D)結構。第1A圖是示例性現有技術的形成在半導體基板105之上的finFET半導體裝置100的透視圖。在這個例子中，finFET裝置100包括兩個示例性的鰭片110、112，占位(placeholder)閘極結構115(例如，具有底層閘極絕緣層的多晶矽(未圖示))，側壁間隔件120(例如，氮化矽)，以及閘極帽125(例如，氮化矽)。當採用閘極置換製造技術，該占位閘極結構115在之後被置換為高k值(high-k)閘極絕緣層以及一個或更多個金屬材料，以作為該裝置的閘極電極。鰭片110、112具有三維的設置。被閘極結構115所覆蓋的鰭片110、112的部分界定了電晶體裝置 的通道區域。絕緣結構130形成在鰭片110、112之間。
如第1B圖所示，在傳統製程流程中，位於間隔件120外側，例如在裝置100的該源極/汲極區域的鰭片110、112的該部分，可通過實施一個或更多個磊晶生長製程以成形磊晶半導體材料135在鰭片110上以及磊晶半導體材料140在鰭片112上的方式來增加尺寸。實施在裝置100的該源極/汲極區域的鰭片110、112的尺寸增加的製程，是為了減低該源極/汲極區域的電阻及/或使其更容易建立與該源極/汲極區域的電性接觸。
在一些裝置中，例如記憶體裝置，鰭片110與N型電晶體裝置相關聯，以及鰭片112與P型電晶體裝置相關聯，而該閘極結構115由該些裝置共享。對於不同類型的電晶體裝置，採用了不同的磊晶半導體材料135、140類型。典型上，當磊晶半導體材料135生長時，使用第一遮罩以遮蔽鰭片112。移除該第一遮罩並採用第二遮罩以遮蔽磊晶半導體材料135，以允許磊晶半導體材料140生長於鰭片112上。由於為了移除該遮罩以及不完美對準(imperfect alignment)的蝕刻製程，典型上形成了凸出特徵(bump feature)145於該第一及第二遮罩的邊緣的重疊區域。這凸出特徵145可能由該遮罩的殘餘以及由在帽層125的材料損失所形成。
第1C圖顯示finFET裝置100以及在該積體電路產品的不同區域的第二finFET裝置150的剖面圖。第1C圖的剖面圖是取自通過在兩電晶體裝置100、150的閘 極長度方向的鰭片。裝置100包括電晶體裝置，該電晶體裝置具有與共享的閘極結構115不同的類型。由於採用該重疊遮罩以生長該不同的磊晶材料於不同導電類型的該鰭片上，凸出特徵145出現在該裝置100的閘極結構115的上方。相反的，裝置150代表了具有鰭片的裝置，該些鰭片與具有相同導電類型的電晶體裝置相關聯，因此不使用重疊遮罩且沒有出現凸出特徵145。
在閘極置換技術中，採用平坦化製程以曝露裝置100、150兩者的占位閘極結構115，使得它們可被移除並以導電材料來置換，該導電材料例如是金屬。由於在裝置150上不存在凸出特徵145，該拋光(polishing)製程更迅速地曝露占位結構115，導致裝置150的凹陷(dishing)以及與裝置100相較下較低的閘極高度，如第1D圖所示。類似的差異可能出現在具有不同裝置密度的區域，並且導致不同的凸出密度。相較於較高的凸出密度，具有較低凸出密度的區域被較為積極(aggressively)且迅速地平坦化，因此產生更多凹陷且該閘極高度相對地減低。在一些例子中，由於該凸出高度的差異，占位結構115可能不完全曝露，導致在該閘極置換製程中形成缺陷。
本發明指導各種方法並使得裝置可避免，或至少減少，上文所認定的一種或更多種問題的影響。
為了提供本發明的一些態樣的基本認知，以下提出本發明的簡化概要。此概要並非窮盡本發明的概 貌。這並非旨在識別本發明的關鍵或重要元件或是描繪本發明的範圍。這唯一的目的是表示在簡化形式中的一些概念，該簡化形式如同是之後討論的更多詳細描述的序曲。
一般而言，本發明是關於形成半導體裝置的各種方法。一種方法包括(但不限於)形成至少一個鰭片在半導體基板中。形成占位閘極結構在該鰭片之上。該占位閘極結構包括占位材料以及界定在該占位材料的上表面上的帽結構。該帽結構包括設置在該占位材料之上的第一帽層以及設置在該第一帽層之上的第二帽層。實施氧化製程在該第二帽層的至少一部分上以形成氧化區域在該第二帽層的剩餘部分之上。移除該氧化區域的一部分以曝露該剩餘部分。移除該第二帽層的該剩餘部分。移除該第一帽層以曝露該占位材料。以導電材料置換該占位材料。
又一種方法包括(但不限於)形成至少一個鰭片在半導體基板中。形成占位材料層在該鰭片以及該基板之上。形成第一帽層在該占位材料層之上。形成第二帽層在該第一帽層之上。圖案化該占位材料層、該第一帽層、以及該第二帽層以界定占位閘極結構。相對於該第一帽層選擇性地移除該第二帽層。移除該第一帽層以曝露該占位材料。以導電材料置換該占位材料。
另一種方法包括(但不限於)形成至少一個鰭片在半導體基板中。形成占位閘極結構在該鰭片之上。該占位閘極結構包括占位材料以及界定在該占位材料的上表面上的帽結構。該帽結構包括設置在該占位材料之 上的第一帽層以及設置在該第一帽層之上的第二帽層。形成第一層間介電層，其覆蓋在該占位閘極結構的第一部分並曝露該占位閘極結構的第二部分。該占位閘極結構的該第二部分包括該帽結構。實施氧化製程在該第二帽層的至少一部份上以形成氧化區域在該第二帽層的剩餘部分之上。形成第二層間介電層在該第一層間介電層與該帽結構之上。平坦化該第二層間介電層以曝露該第二帽層的該剩餘部分。移除該第二帽層的該剩餘部分。平坦化該第二層間介電層以移除該第一帽層並曝露該占位材料。以導電材料置換該占位材料。
100‧‧‧finFET半導體裝置、finFET裝置、裝置
105‧‧‧半導體基板
110、112‧‧‧鰭片
115‧‧‧占位閘極結構、閘極結構、占位結構
120‧‧‧側壁間隔件、間隔件
125‧‧‧閘極帽、帽層
130‧‧‧絕緣結構
135、140‧‧‧磊晶半導體材料
145‧‧‧凸出特徵
150‧‧‧電晶體裝置、裝置
200‧‧‧finFET裝置、裝置
205‧‧‧基板
210‧‧‧鰭片
212‧‧‧閘極絕緣層
215‧‧‧複數個層、閘極堆疊
220‧‧‧占位材料層、占位材料
225‧‧‧第一硬遮罩層
230‧‧‧第二硬遮罩層
235‧‧‧圖案光阻層
240‧‧‧間隔層
245‧‧‧側壁間隔件
250‧‧‧帽結構
260‧‧‧磊晶半導體材料、磊晶區域
265‧‧‧蝕刻停止層
267‧‧‧凸出特徵
270‧‧‧第一層間介電層、第一ILD層
275‧‧‧氧化區域
280‧‧‧第二ILD層
285‧‧‧置換閘極結構
通過參考以下描述並結合附圖可理解本發明，其中，相同的元件符號表示相同的組件，以及其中：第1A至1D圖示意性地描述範例的現有技術的finFET裝置；以及第2A至2Q圖描述本說明書所揭露的形成finFET裝置的各種方法。
儘管本說明書所揭露的目標物容易有各種修飾和替換形式，通過在附圖中的例子以及在本說明書中詳細描述的方式已顯示其特定的實施例。然而，應理解到本說明書描述的特定實施例並不旨在限制本發明於所揭露的特定形式，相反的，本發明覆蓋落入如所附申請專利範圍所界定的本發明的範圍與精神內的所有修飾、同等物、以及替換 物。
下文描述本發明的各種示例性實施例。為了清楚起見，並非所有實際實施的特徵都描述在本說明書中。應該理所當然地理解在任何這類實際實施例的開發中，必須做許多實施特定的決定以達成開發者的特定目標，例如符合與系統相關以及商業相關的限制條件，這將使一實施與其他實施不同。進一步來說，應理解到這樣的開發努力可能是複雜且費時，但對於得到本發明幫助的本領域技術人士而言將仍是例行工作。
現在將參考所附圖式來描述本案主題。僅為了說明的目的，在附圖中示意性描繪各種結構、系統以及裝置，並從而不會以本領域技術人士熟知的細節來模糊本揭露。然而，該附圖被包括在描述與說明本揭露的示例性範例中。本文所使用的單詞以及短語應被理解且解釋為與本領域技術人士所理解的單詞以及短語具有一致的意義。沒有對術語或短語特別定義，例如與本領域技術人士所理解的一般且習慣上意義不同的定義，即意旨由本文一致使用的術語或短語來暗含。對於那些意旨具有特定意義的術語或短語的範圍，例如與本領域技術人士所理解不同的意義，這樣的特定定義將明文規定在本說明書中，以直接且明確地對於該術語或短語提供該特定定義的定義方式。
本發明一般涉及形成電晶體裝置的各種方 法。一旦完整讀過本案申請，以下所述對於本領域技術人士將是顯而易知的，本案方法可應用至各種裝置，包括但不限於，邏輯裝置、記憶體裝置等等。參照附圖，本文所揭露的方法與裝置的各種示例性實施例現在將更詳細地描述。
第2A-2Q圖圖示用於形成finFET裝置200的各種方法。儘管這些技術舉例用於finFET裝置的成形，這些技術也可應用於平面電晶體裝置。第2A-2Q圖顯示具有鰭片210界定在其中的基板205的剖面圖(於裝置200的閘極長度方向，例如，於該裝置操作時電流的方向)。為了形成占位閘極結構，形成複數個層215在鰭片210之上。複數個層215包括閘極絕緣層212、占位材料層220(例如多晶矽)、第一硬遮罩層225(例如二氧化矽)以及第二硬遮罩層230(例如氮化矽)。一般而言，第一及第二硬遮罩層225、230可相對於彼此而選擇性地被蝕刻。在一些實施例中，可提供額外的層於閘極堆疊215。形成圖案光阻層235在複數個層215之上。
本文所描述的finFET裝置200可應用於界定NMOS或PMOS電晶體任何一種。此外，可以形成各種摻雜區域，例如環狀植入區域、井區域等等，但並未描繪在附圖中。基板205可具有各種配置，例如所描繪的塊狀矽(bulk silicon)配置。基板205也可具有絕緣體上矽(silicon-on-insulator，SOI)配置，該配置包括塊狀矽層、埋入絕緣(buried insulation)層以及主動層，其中，形成 半導體裝置在該主動層之中以及之上。基板205及/或鰭片210可由矽或矽鍺(silicon germanium)所形成，或是由矽以外的材料所組成，例如鍺。因此，該術語”基板”或”半導體基板”應被理解為覆蓋所有半導體材料以及這類材料的所有形式。基板205可具有不同的層。舉例來說，可形成鰭片210在基板205的基層之上所形成的製程層中。
第2B圖圖示執行非等向性(anisotropic)蝕刻製程以圖案化該各種材料層以及從而界定閘極堆疊215以及執行灰化(ashing)製程以移除圖案光阻層235之後的finFET裝置200。
第2C圖圖示執行沉積程序以形成間隔層240(例如氮化矽)之後的finFET裝置200，以及第2D圖圖示執行非等向性蝕刻製程以圖案化間隔層240以界定側壁間隔件245之後的finFET裝置200。第一及第二硬遮罩層225、230共同定義為在占位材料220之上的帽結構250。
第2E圖圖示執行多個的製程操作以凹陷鰭片210以及生長磊晶半導體材料260之後的finFET裝置200，其界定了finFET裝置200的源極/汲極區域。在P型電晶體裝置的例子中，該磊晶半導體材料260可為矽鍺，而在N型電晶體裝置的例子中，該磊晶半導體材料260舉例來說可為矽、矽磷(silicon phosphorous)、或碳化矽(silicon carbon)。
第2F圖圖示執行保形(conformal)沉積製程以形成蝕刻停止層265(例如氮化矽)於帽結構250以及磊晶 半導體材料260上方之後的finFET裝置200。蝕刻停止層265保護磊晶半導體材料260於後續的製程中，以形成不同磊晶半導體材料(未圖示)在不同導電類型的裝置的鰭片上。
第2G圖圖示於鰭片之間區域的finFET裝置200的剖面圖，其中該重疊遮罩(例如，包括蝕刻停止層265)被使用以遮罩不同的裝置，且其中形成不同磊晶半導體材料在不同導電類型的裝置的該些鰭片上，而造成凸出特徵267形成在帽結構250之上。由於該重疊區域一般是在鰭片之間區域中的該閘極結構之上，凸出特徵267在第2F圖的剖面中無法看見。一般來說，凸出特徵267包括額外的硬遮罩材料(例如氮化矽)，如圖示於第1B圖的現有技術裝置中。在平面電晶體裝置中，凸出特徵也出現在該閘極電極之上，當對於具有共享閘極電極的電晶體裝置形成不同的磊晶半導體區域的時候。
第2H圖圖示執行沉積製程以沉積第一層間介電層(ILD)270(例如低k值介電材料)於蝕刻停止層265之上以及執行平坦化製程在第一ILD層270以曝露設置於帽結構250之上的蝕刻停止層265的上表面之後的finFET裝置200。在凸出特徵267出現的該區域中，該平坦化製程曝露出凸出特徵267的上表面。第2I圖圖示執行蝕刻製程以凹陷ILD層270之後的finFET裝置200。
第2J圖圖示執行氧化製程之後的finFET裝置200，該氧化製程氧化部分的蝕刻停止層265、側壁間隔 件245、以及第二硬遮罩層230的頂端部分，以界定氧化區域275。一範例的氧化製程包括在加熱製程(heating process)期間曝露基板205至含氧環境。氧氣被併入到氮化矽材料之中，例如，蝕刻停止層265、側壁間隔件245、以及第二硬遮罩層230的頂端部分，轉換這些材料為氮氧化矽(silicon oxy-nitride)。如第2K圖所示，該額外硬遮罩材料也被氧化，該額外硬遮罩材料來自於形成在閘極結構255之上的凸出特徵267(例如氮化矽)，而閘極結構255來自於使用在形成磊晶半導體材料260以及其他磊晶半導體材料(未圖示)的重疊遮罩。
第2L圖圖示執行等向性(isotropic)蝕刻製程之後的finFET裝置200，執行該等向性蝕刻製程以移除氧化區域275並且曝露硬遮罩層230的剩餘部分。第2M圖圖示執行沉積製程以形成第二ILD層280之後的finFET裝置200。第一及第二ILD層270、280可以是相同的材料。
第2N圖圖示執行平坦化製程以曝露第二硬遮罩層230之後的finFET裝置200，以及第2O圖圖示執行蝕刻製程以移除第二硬遮罩層230之後的finFET裝置200。第2P圖圖示執行平坦化製程於ILD層280上以曝露占位材料220之後的finFET裝置200。
第2Q圖圖示執行多個製程以移除占位材料220並於其位置形成置換閘極結構285之後的finFET裝置200。該些製程可包括等向性等向性等向性蝕刻製程以移除占位材料220(或多個占位材料220)，以及一個或更多個沉 積製程以形成屬置換閘極結構285的一部份的閘極絕緣層與一個或更多個金屬層。置換閘極結構285可包括閘極絕緣層(未單獨圖示)、一個或更多個阻擋(barrier)層(未單獨圖示)以及金屬填充材料(未單獨圖示)。
因為在執行該平坦化製程以曝露占位材料220之前，任何產生於磊晶區域260形成期間的凸出結構267都先被氧化並移除，置換閘極結構285的最終高度並未受到該凸出密度影響，並且增加了曝露占位材料的可靠性，從而降低缺陷。
上文所揭露的特定實施例僅為示例性，對於在具有本文技術幫助的本領域技術人士，修改本發明並以不同但相等的方法實行是顯而易見的。舉例來說，上文所敘述的製程階段可以不同順序來執行。更進一步來說，除了其他如所附申請專利範圍所描述的以外，本文所示的構造或設計的細節並不意旨任何限制。因此，很明顯上文所揭露的特定實施例可以被改變或修改，並且所有這些變化都被認為是在本發明的範圍和精神內。請注意那些術語的使用，例如本說明書中以“第一”、“第二”、“第三”或“第四”描述各種製程或結構，而在所附申請專利範圍僅使用簡寫參照至這些步驟/結構，並且並不一定意味者這些步驟/結構以指定順序來執行/形成。當然，取決於精確的申請專利範圍語法，可以需要或不需要這類製程的指定順序。因此，本文所要求的保護範圍如所附申請專利範圍所述。
200‧‧‧finFET裝置、裝置
205‧‧‧基板
210‧‧‧鰭片
245‧‧‧側壁間隔件
260‧‧‧磊晶半導體材料、磊晶區域
265‧‧‧蝕刻停止層
270‧‧‧第一層間介電層、第一ILD層
280‧‧‧第二ILD層
285‧‧‧置換閘極結構

Claims (21)

  1. 一種製造半導體裝置的方法，包括：在基板之上形成占位閘極結構，該占位閘極結構包括占位材料以及界定在該占位材料的上表面上的帽結構，該帽結構包括設置在該占位材料之上的第一帽層以及設置在該第一帽層之上的第二帽層；對該第二帽層的至少一部分實施氧化製程，以在該第二帽層的剩餘部分之上形成氧化區域；移除該氧化區域的一部分，以曝露該第二帽層的該剩餘部分；移除該第二帽層的該剩餘部分；移除該第一帽層以曝露該占位材料；以及以置換閘極結構置換該占位材料。
  2. 如申請專利範圍第1項所述的方法，還包括形成第一層間介電層，其覆蓋在該占位閘極結構的第一部分並在實施該氧化製程之前曝露該占位閘極結構的第二部分，該占位閘極結構的該第二部分包括該帽結構。
  3. 如申請專利範圍第2項所述的方法，還包括：在移除該氧化區域的該部分之後，形成第二層間介電層在該第一層間介電層與該帽結構之上；以及平坦化該第二層間介電層以曝露該第二帽層的該剩餘部分。
  4. 如申請專利範圍第3項所述的方法，還包括在移除該第二帽層的該剩餘部分之後，平坦化該第二層間介電層以 曝露該占位材料。
  5. 如申請專利範圍第2項所述的方法，其中，該占位閘極結構還包括設置在該占位材料的側壁上的側壁間隔件，其中，該實施該氧化製程還包括氧化在該占位閘極結構的該第二部分的該側壁間隔件的一部分，以及該方法還包括移除該側壁間隔件的該氧化部分。
  6. 如申請專利範圍第1項所述的方法，還包括：形成磊晶材料在該基板的一部分上；以及形成蝕刻停止層在該磊晶材料以及該占位閘極結構之上，該蝕刻停止層的一部分界定在該第二帽層之上的凸出結構，其中，該實施該氧化製程還包括氧化該凸出結構以及該第二帽層的該部分，以形成該氧化區域。
  7. 如申請專利範圍第6項所述的方法，還包括在形成該磊晶材料之前，凹陷該基板。
  8. 如申請專利範圍第1項所述的方法，其中，該形成該占位閘極結構包括：形成占位材料層在該基板之上；形成該第一帽層在該占位材料層之上；形成該第二帽層在該第一帽層之上；以及圖案化該占位材料層、該第一帽層以及該第二帽層以界定該占位閘極結構。
  9. 如申請專利範圍第8項所述的方法，還包括形成側壁間隔件在該占位材料的側壁上。
  10. 如申請專利範圍第1項所述的方法，其中，該第一帽層 包括氧化物，以及該第二帽層包括氮化物。
  11. 如申請專利範圍第10項所述的方法，其中，該基板包括鰭片，以及該占位閘極結構係形成在該鰭片與該基板之上。
  12. 一種製造半導體裝置的方法，包括：形成占位材料層在基板之上；形成第一帽層在該占位材料層之上；形成第二帽層在該第一帽層之上；圖案化該占位材料層、該第一帽層以及該第二帽層以界定占位閘極結構；對該第二帽層的至少一部份實施氧化製程以形成氧化區域在該第二帽層的剩餘部分之上；移除該第二帽層之該氧化區域的至少一部分以曝露該第二帽層的該剩餘部分；相對於該第一帽層選擇性地移除該第二帽層的該剩餘部分；移除該第一帽層以曝露該占位材料；以及以導電材料置換該占位材料。
  13. 如申請專利範圍第12項所述的方法，還包括形成閘極絕緣層在該導電材料之下。
  14. 如申請專利範圍第12項所述的方法，還包括：形成磊晶材料在該基板的一部分上；以及 形成蝕刻停止層在該磊晶材料以及該占位閘極結構之上，該蝕刻停止層的一部分界定在該第二帽層之上的凸出結構，其中，該實施該氧化製程還包括氧化該凸出結構以及該第二帽層的該部分，以形成該氧化區域。
  15. 如申請專利範圍第14項所述的方法，還包括在形成該磊晶材料之前，凹陷該基板。
  16. 如申請專利範圍第12項所述的方法，其中，該第一帽層包括氧化物，以及該第二帽層包括氮化物。
  17. 如申請專利範圍第12項所述的方法，其中，該基板包括鰭片，以及該占位結構係形成在該鰭片與該基板之上。
  18. 一種製造半導體裝置的方法，包括：形成至少一個鰭片在半導體基板中；形成占位閘極結構在該至少一個鰭片之上，該占位閘極結構包括占位材料以及界定在該占位材料的上表面上的帽結構，該帽結構包括設置在該占位材料之上的第一帽層以及設置在該第一帽層之上的第二帽層；形成第一層間介電層，其覆蓋在該占位閘極結構的第一部分並曝露該占位閘極結構的第二部分，該占位閘極結構的該第二部分包括該帽結構；在該第二帽層的至少一部份上實施氧化製程，以形成氧化區域在該第二帽層的剩餘部分之上；形成第二層間介電層在該第一層間介電層與該帽結構之上； 平坦化該第二層間介電層以曝露該第二帽層的該剩餘部分；移除該第二帽層的該剩餘部分；平坦化該第二層間介電層以移除該第一帽層並曝露該占位材料；以及以導電材料置換該占位材料。
  19. 如申請專利範圍第18項所述的方法，還包括：形成磊晶材料在該至少一個鰭片的一部分上；以及形成蝕刻停止層在該磊晶材料以及該占位閘極結構之上，該蝕刻停止層的一部分界定在該第二帽層之上的凸出結構，其中，該實施該氧化製程還包括氧化該凸出結構以及該第二帽層的該部分，以形成該氧化區域。
  20. 如申請專利範圍第19項所述的方法，還包括在形成該磊晶材料之前，凹陷該至少一個鰭片。
  21. 如申請專利範圍第18項所述的方法，其中，該第一帽層包括氧化物，以及該第二帽層包括氮化物。
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