TWI591765B - 用於金屬佈線之自對準雙重圖案化製程 - Google Patents
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Description
本揭露涉及半導體裝置的製造,尤其涉及用以在導電線之間形成金屬佈線的自對準雙重圖案化(self-aligned double patterning;SADP)製程。本揭露尤其適用於7奈米(nm)技術節點及以下的裝置。
光微影是製造集成電路中所使用的基本製程。總的來說,光微影包括在材料層或基板(substrate)上方形成光或輻射敏感材料層,例如光阻。將該輻射敏感材料選擇性暴露於由光源(例如深紫外或極紫外源)產生的光,以將由遮罩定義的圖案轉移至該輻射敏感材料。該輻射敏感材料的暴露層經顯影以定義圖案化遮罩層。接著,通過該圖案化遮罩層在該下方材料層或基板上可執行各種的製程操作,例如蝕刻或離子注入製程。
集成電路製造的目的是在集成電路產品上忠實地複製原始的電路設計。歷史上,集成電路產品中所使用的特徵尺寸及間距使得通過使用單個圖案化光阻遮罩層可形成想要的圖案。不過,近年來,裝置尺寸及間距已縮
小至現有的光微影工具(例如193奈米波長浸沒式光微影工具)無法形成具有總體目標圖案的所有特徵的單個圖案化遮罩層的程度。相應地,設計人員已採取包括執行多次曝光以在材料層上定義單個目標圖案的技術。一種這樣的技術通常被稱為多重圖案化,例如雙重圖案化。一般來說,雙重圖案化是一種曝光方法,其包括將密集的總體目標電路圖案分為(也就是劃分或分離)兩個獨立的較不密集圖案。接著,通過使用兩個獨立的遮罩(其中,該遮罩的其中一個用以對該較不密集圖案的其中一個成像,且另一個遮罩用以對另一個較不密集圖案成像),將該簡單的較不密集圖案獨立印刷於晶圓上。此技術有效降低光微影製程的複雜性,提高可達到的分辨率並能夠印刷更小的特徵,否則的話,使用現有的光微影工具是不可能的。微影-蝕刻-微影-蝕刻(litho-etch-litho-etch;LELE)是一種這樣的多重圖案化技術。如第1A圖中所示,圖案無法通過單個遮罩形成,而是被分成兩個圖案101及103。向各個圖案分配不同的顏色,其中,在各種的顏色內都滿足設計規則。不過,LELE需要在該兩個遮罩之間仔細對準。
業界已開發SADP製程來克服對準問題。對於SADP,在基板上形成芯軸(mandrel)圖案,在該芯軸的側表面上沉積間隔物(spacer)材料,以及移除該芯軸。可使用塊體遮罩來隔離將不被蝕刻的部分。由該間隔物形成的最終圖案具有兩倍於該芯軸圖案的元件。因此,由於使用SADP製程時可能實現更好的疊置(overlay)控制,因此
SADP是製造下一代裝置(尤其是此類下一代裝置上的金屬佈線)的具有吸引力的解決方案。常常將由芯軸圖案定義的金屬線叫作芯軸金屬,而將其它金屬線叫作非芯軸金屬。常常通過兩種顏色的金屬線來表示芯軸金屬與非芯軸金屬。在SADP技術中,兩種顏色的金屬線總是通過間隔物材料或塊體遮罩隔開,以使它們不會重疊。換句話說,金屬縫合(metal stitching)在傳統SADP技術中是不可能的。
在佈局及佈線技術中,連接兩個毗鄰單元的金屬線的金屬短截線(stub)佈線是提升金屬佈線效率及芯片尺寸縮小以及電路性能的有效技術。在雙重圖案化技術中,例如20奈米設計的LELE,或者三重圖案化中,例如10奈米設計的LELELE,由圖1C中的圖案107、109、111表示,金屬短截線佈線需要縫合線來解決相鄰線之間的顏色衝突。不過,7奈米設計需要SADP技術,但金屬短截線佈線不是SADP技術的可選項,因為SADP製程中不允許縫合。
因此,需要能夠在相鄰金屬線之間形成金屬短截線佈線的SADP方法。
本揭露的一個態樣是通過使用SADP技術能夠形成金屬短截線佈線,以提升佈線效率、芯片尺寸縮小以及電路性能。
本揭露的額外態樣以及其它特徵將在下面的
說明中闡述,且本領域的普通技術人員在檢查下文以後,將在某種程度上清楚該些額外態樣以及其它特徵,或者該些額外態樣以及其它特徵可自本揭露的實施中獲知。本揭露的優點可如所附申請專利範圍中所特別指出的那樣來實現和獲得。
依據本揭露,一些技術效果可通過一種方法在某種程度上實現。該方法包括:在介電層上方形成硬遮罩;形成包括設於該硬遮罩上的多個平行線性元件的圖案化模板,其中,該硬遮罩暴露於相鄰平行線性元件之間;形成覆蓋該相鄰平行線性元件及該相鄰平行線性元件之間的間隙的部分的塊體遮罩;通過該塊體遮罩以及定義多條平行線的該圖案化模板蝕刻該硬遮罩的暴露部分;移除該塊體遮罩以及該圖案化模板;在該硬遮罩上方形成截切遮罩,以定義垂直於並連接兩條相鄰平行線的開口;通過該截切遮罩蝕刻該硬遮罩並移除該截切遮罩;通過該硬遮罩在該介電層中蝕刻凹槽;移除該硬遮罩;以及使用導電材料填充該凹槽。
態樣包括:通過在該硬遮罩上方形成芯軸,且在各芯軸的相對側壁上具有間隔物,以及移除該芯軸來形成該圖案化模板。另外的態樣包括:該多個平行線性元件均勻地隔開。其它態樣包括:通過覆蓋與該相鄰平行線的其中一條對應的間隙的第一半、以及與該相鄰平行線的第二條對應的間隙的第二半來形成該塊體遮罩。額外的態樣包括:對應該相鄰平行線以及該開口在該介電層中蝕刻
該凹槽。另一態樣包括:該塊體遮罩包括第一光阻遮罩,且該截切遮罩包括第二光阻遮罩。又一態樣包括:通過該塊體遮罩蝕刻該硬遮罩層發生於所述通過該截切遮罩蝕刻該硬遮罩層之前。另一態樣包括:形成該截切遮罩還定義垂直於該兩條相鄰平行線並位於該兩條相鄰平行線的端部的功率線(power line)。其它態樣包括:使用銅或鎢填充該凹槽。額外態樣包括:該相鄰平行線位於相鄰單元中。
本揭露的另一態樣是一種方法,包括:在介電層上方形成硬遮罩;在該硬遮罩上方形成芯軸,在各芯軸的相對側壁上具有間隔物,該間隔物在其之間定義多條平行線;移除該芯軸;形成覆蓋該多條平行線的部分的塊體遮罩;蝕刻通過該塊體遮罩及該間隔物暴露的該硬遮罩的部分;移除該塊體遮罩以及該間隔物;在該硬遮罩上方形成截切遮罩,以定義垂直於並連接該多條平行線的第一及第二線的開口;通過該截切遮罩蝕刻該硬遮罩;移除該截切遮罩;在該介電層中蝕刻凹槽,該凹槽對應該多條平行線以及該開口;移除該硬遮罩;以及使用導電材料填充該凹槽。
態樣包括:該塊體遮罩包括第一光阻遮罩,且該截切遮罩包括第二光阻遮罩。另外的態樣包括:該相鄰平行線位於相鄰單元中。另一態樣包括:通過該塊體遮罩蝕刻該硬遮罩層發生於所述通過該截切遮罩蝕刻該硬遮罩層之前。其它態樣包括:形成該截切遮罩還定義垂直於該平行線並位於該平行線的端部的功率線。額外態樣包
括:形成該塊體遮罩包括覆蓋與該相鄰平行線的其中一條對應的間隙的第一半部分、以及與該相鄰平行線的第二條對應的間隙的第二半部分。另外的態樣包括:該截切遮罩形成於與該平行線對應的該間隙的該第一與第二半部分之間。另一態樣包括:該芯軸均勻隔開。額外態樣包括:該芯軸包括一維圖案。
本揭露的又一態樣是一種方法,包括:在介電層上方形成硬遮罩;在該硬遮罩上方形成芯軸,在各芯軸的相對側壁上具有間隔物,該間隔物在其之間定義多條平行線;移除該芯軸;形成覆蓋該多條平行線的部分的光阻塊體遮罩;蝕刻通過該塊體遮罩及該間隔物暴露的該硬遮罩的部分;移除該第一光阻塊體遮罩以及該間隔物;在該光阻硬遮罩上方形成光阻截切遮罩,以定義:垂直於並連接該多條平行線的第一及第二線的開口,以及垂直於該平行線並位於該平行線的端部的功率線;通過該截切遮罩蝕刻該硬遮罩;移除該截切遮罩;對應該多條平行線、該開口以及功率線在該介電層中蝕刻凹槽;移除該硬遮罩;以及使用導電材料填充該凹槽。
本領域的技術人員從下面的詳細說明中將很容易瞭解額外態樣以及技術效果,在該詳細說明中,通過說明用以執行本揭露的最佳模式來簡單說明本揭露的實施例。本領域的技術人員將意識到,本揭露支持其它且不同的實施例,且其若干細節支持在各種顯而易見的方面的修改,所有這些都不背離本揭露。相應地,附圖及說明將被
看作說明性質而非限制性質。
201‧‧‧硬遮罩
203‧‧‧介電層
205‧‧‧平行元件
205‧‧‧芯軸
207‧‧‧間隔物層
209‧‧‧間隔物
211‧‧‧塊體遮罩
213‧‧‧平行線段開口
215‧‧‧凹槽
301‧‧‧開口
401‧‧‧縫合線
403‧‧‧功率線/軌
405,407‧‧‧導電線
409,411‧‧‧單元
413,415‧‧‧導電線
417,419‧‧‧單元
附圖中的圖形示例顯示(而非限制)本揭露,附圖中相同的元件符號表示類似的元件,其中:第1A圖及第1B圖分別示意顯示LELE及LELELE的傳統佈局,以及圖1C示意顯示通過SADP形成的傳統金屬線佈局;第2A圖至第2F圖示意顯示依據示例實施例利用SADP形成具有例如金屬短截線佈線的金屬互連結構的金屬線的流程的剖切視圖;第3A圖及第3B圖示意顯示依據示例實施例結合SADP使用截切遮罩來形成例如金屬短截線佈線的互連結構的製程步驟的頂部平面視圖;以及第4圖示意顯示依據示例實施例由第2A圖至第2F圖以及第3A圖及第3B圖的製程形成的金屬線及互連結構的額外頂部平面視圖。
在下面的說明中,出於解釋目的,闡述許多具體細節來提供有關示例實施例的充分理解。不過,應當很清楚,可在不具有這些具體細節或者具有等同佈置的情況下實施示例實施例。在其它例子中,以方塊圖形式顯示已知的結構及裝置,以避免不必要地模糊示例實施例。此外,除非另外指出,否則說明書及申請專利範圍中所使用的表示組分的量、比例及數值屬性,反應條件等的所有數
字將被理解為通過術語“大約”在所有情況下都被修改。
本揭露處理並解決於使用SADP時伴隨的無法在不同顏色的導電線之間形成金屬凸起或短截線佈線的問題。依據本揭露的實施例的方法包括在SADP製程期間在施加塊體遮罩之後施加截切遮罩,以在不同顏色的導電線之間形成例如金屬短截線佈線的互連結構並有效解決相鄰線之間的顏色衝突。
本領域的技術人員從下面的詳細說明中將很容易瞭解其它態樣、特徵以及技術效果,在該詳細說明中,通過說明所考慮的最佳模式來簡單地顯示並說明優選實施例。本揭露支持其它且不同的實施例,且其若干細節支持在各種顯而易見的方面的修改。相應地,附圖及說明將被看作說明性質而非限制性質。
請參照第2A圖,其顯示在介電層203的表面上形成硬遮罩201。介電層203由例如低k介電材料(具有約2.7或更高的介電常數的介電材料)或者超低k(ultra-low-k;ULK)材料(具有約2.5或更低的介電常數的介電材料)組成。硬遮罩201由例如氮化矽、旋塗碳等組成。
通過首先形成設於硬遮罩201上的多個平行元件205來在硬遮罩201上方形成圖案化模板。該平行元件包括例如以均勻隔開的一維圖案形成於硬遮罩層201上方的芯軸,硬遮罩201的部分暴露於相鄰芯軸205之間。在該圖案化模板下方可形成其它層,例如抗反射塗層
(anti-reflective coating;ARC)(出於說明方便未顯示)。如第2B圖所示,在平行元件205上方設置間隔物層207。間隔物層可由例如二氧化矽形成,並通過沉積製程沉積於平行元件205上方。
接著,執行非等向性蝕刻製程,例如乾式蝕刻製程,以在各平行元件205的相對側壁上定義間隔物209。接著,執行蝕刻製程,以相對該間隔物及硬遮罩201選擇性移除平行元件205。該側間隔物的間距是該芯軸或平行元件的間距的兩倍。如第2C圖所示,間隔物209定義暴露硬遮罩層201的開口。第2C圖顯示形成塊體遮罩211(例如第一光阻遮罩)以後的已完成圖案化模板。塊體遮罩211覆蓋相鄰平行線性元件以及該相鄰平行線性元件(也就是間隔物)209之間的間隙的部分。
請參照第2D圖,通過間隔物209及塊體遮罩211非等向性蝕刻硬遮罩201,以部分圖案化該硬遮罩層201。接著,可執行灰化製程以移除塊體遮罩211,且可執行蝕刻製程以相對硬遮罩層201選擇性移除間隔物209。此操作導致形成部分圖案化的硬遮罩層201,其包括多個平行線段開口213,其暴露部分圖案化的硬遮罩層201下面的介電層203的相應下方部分。開口213與將在硬遮罩201下面的介電層203中形成的平行導電線的位置對應。
現在請參照第3A圖及第3B圖,其顯示本申請的示例製程的頂部平面視圖。尤其,在上述用以移除塊體遮罩211的該灰化製程之前,第3A圖顯示覆蓋相鄰間
隙213的部分的塊體遮罩211。在此非限制性例子中,塊體遮罩211覆蓋相鄰平行間隙213的其中一個的第一半以及第二相鄰間隙213的第二半。要注意的是,間隙213之間是位於間隔物209下方且因此未被蝕刻的硬遮罩層201的部分。塊體遮罩的位置沿該平行間隙處於端部、中間或是另一位置是取決於預期的圖案佈局。要注意的是,第3A圖及第3B圖中所示的相鄰間隙213與將要在介電層203中形成的兩條平行導電線對應。
第3B圖顯示在部分圖案化的硬遮罩層201上方形成具有開口301的截切遮罩(例如第二光阻)以後的硬遮罩201。該截切遮罩設於硬遮罩201上方,以定義垂直於並連接兩個相鄰平行間隙213的開口301,從而形成凸起。該截切遮罩覆蓋先前在部分圖案化的硬遮罩層201中形成的開口,並包含暴露與將要在兩條平行導線之間的介電層203中形成的垂直線的位置對應的位置處的硬遮罩層201的開口。或者,可不具有覆蓋間隙213的部分的塊體遮罩211。接著,該截切遮罩可具有與用以連接相鄰單元的平行線的位置對應的開口。此垂直線開口與在兩條平行導電線之間形成的導電互連(也就是金屬短截線佈線或“縫合線”)的位置對應。見例如第4圖中的縫合線401。該截切遮罩也可經形成以定義位於該導電線的一個或多個端部的一條或多條功率線/軌。
第4圖顯示標準設計單元陣列,其包括在該陣列的兩個不同單元的邊緣處所形成的導電線之間形成的
多條短截線佈線。在該些導電線的端部形成功率線/軌403。在第4圖中,其中一條短截線佈線401連接兩條導電線405及407,該兩條導電線分別形成於兩個不同的單元409及411中。此例中的第二短截線佈線401連接分別形成於兩個不同的單元417及419中的兩條導電線413及415。導電線413及417表示芯軸線(並以第一顏色表示),且導電線405表示非芯軸線(與415以第二顏色表示)。所有該導電線都使用金屬例如銅或鎢填充。
現在請參照第2E圖,其顯示通過該截切遮罩(第3B圖)執行蝕刻製程並已移除該截切遮罩以後的完全圖案化的硬遮罩層201的剖切視圖。完全圖案化的硬遮罩層201包括介電層203中的線開口或凹槽215,以及與該截切遮罩中的該開口對應的垂直線開口(剖切視圖中未顯示)。通過完全圖案化的硬遮罩層201中的該些開口執行非等向性蝕刻製程,以蝕刻介電層203,從而在其中定義相應凹槽215。
執行一個或多個沉積製程,以使用導電材料217過填充(over-fill)凹槽215。接著,如第2F圖所示,執行平坦化製程,以移除多餘的導電材料217以及完全圖案化的硬遮罩層201。導電材料217可包括多個層,例如用以防止金屬遷移進入介電層203的一個或多個阻擋層(例如Ta(鉭)、TaN(氮化鉭)、TiN(氮化鈦)等),金屬晶種層(例如銅),以及金屬填充材料(例如銅或鎢)。
本揭露的實施例可實現數個技術效果,例如
結合SADP製程形成縫合線及凸起。依據本揭露的實施例形成的裝置適於各種工業應用,例如微處理器、智慧型電話、行動電話、手機、機上盒、DVD記錄器及播放器、汽車導航、印表機及周邊設備、網路及電信設備、遊戲系統,以及數位相機。因此,尤其是對於7奈米技術節點以及以下,通過自對準雙重圖案化製程,本揭露在任意各種類型的高度集成半導體裝置的製造中享有工業適用性。
在前面的說明中,參照本揭露的具體示例實施例來說明本揭露。不過,顯然,可對其作各種修改及變更,而不背離如申請專利範圍中所闡述的本揭露的較廣泛的精神及範圍。相應地,說明書及附圖將被看作說明性質而非限制性質。要理解的是,本揭露能夠使用各種其它組合及實施例,且支持在這裡所表示的發明性概念的範圍內的任意修改或變更。
401‧‧‧縫合線
403‧‧‧功率線/軌
405,407‧‧‧導電線
409,411‧‧‧單元
413,415‧‧‧導電線
417,419‧‧‧單元
Claims (16)
- 一種製造半導體裝置的方法,該方法包括:在介電層上方形成硬遮罩;形成包括設於該硬遮罩上的多個平行線性元件的圖案化模板,其中,該硬遮罩暴露於相鄰平行線性元件之間;形成覆蓋該相鄰平行線性元件及該相鄰平行線性元件之間的間隙的部分的塊體遮罩;通過該塊體遮罩以及定義多條平行線的該圖案化模板蝕刻該硬遮罩的暴露部分;移除該塊體遮罩以及該圖案化模板;在該硬遮罩上方形成截切遮罩,以定義垂直於並連接兩條相鄰平行線的開口,其中,形成該截切遮罩還定義有垂直於該兩條相鄰平行線並位於該兩條相鄰平行線的端部的功率線;通過該截切遮罩蝕刻該硬遮罩並移除該截切遮罩;通過該硬遮罩在該介電層中蝕刻凹槽;移除該硬遮罩;以及使用導電材料填充該凹槽。
- 如申請專利範圍第1項所述的方法,其中,形成該圖案化模板包括:在該硬遮罩上方形成芯軸,在各芯軸的相對側壁上具有間隔物,以及移除該芯軸。
- 如申請專利範圍第1項所述的方法,其中,該多個平行 線性元件均勻地隔開。
- 如申請專利範圍第1項所述的方法,其中,形成該塊體遮罩包括覆蓋與該相鄰平行線的其中一條對應的間隙的第一部分、以及與該相鄰平行線的第二條對應的間隙的第二部分。
- 如申請專利範圍第1項所述的方法,其中,在該介電層中蝕刻該凹槽對應該相鄰平行線以及該開口。
- 如申請專利範圍第1項所述的方法,其中,該塊體遮罩包括第一光阻遮罩,且該截切遮罩包括第二光阻遮罩。
- 如申請專利範圍第1項所述的方法,其中,通過該塊體遮罩蝕刻該硬遮罩層發生於所述通過該截切遮罩蝕刻該硬遮罩層之前。
- 如申請專利範圍第1項所述的方法,其中,填充該凹槽包括使用銅或鎢填充該凹槽。
- 一種製造半導體裝置的方法,該方法包括:在介電層上方形成硬遮罩;在該硬遮罩上方形成芯軸,在各芯軸的相對側壁上具有間隔物,該間隔物在其之間定義多條平行線;移除該芯軸;形成覆蓋該多條平行線的部分的塊體遮罩;通過該塊體遮罩及該間隔物蝕刻該硬遮罩的暴露部分;移除該塊體遮罩以及該間隔物;在該硬遮罩上方形成截切遮罩,以定義垂直於並連 接該多條平行線的第一及第二線的開口,其中,形成該截切遮罩還定義有垂直於該平行線並位於該平行線的端部的功率線;通過該截切遮罩蝕刻該硬遮罩;移除該截切遮罩;在該介電層中蝕刻凹槽,該凹槽對應該多條平行線以及該開口;移除該硬遮罩;以及使用導電材料填充該凹槽。
- 如申請專利範圍第9項所述的方法,其中,該塊體遮罩包括第一光阻遮罩,且該截切遮罩包括第二光阻遮罩。
- 如申請專利範圍第9項所述的方法,其中,通過該塊體遮罩蝕刻該硬遮罩層發生於所述通過該截切遮罩蝕刻該硬遮罩層之前。
- 如申請專利範圍第9項所述的方法,其中,形成該塊體遮罩包括覆蓋與該相鄰平行線的其中一條對應的間隙的第一部分、以及與該相鄰平行線的第二條對應的間隙的第二部分。
- 如申請專利範圍第12項所述的方法,其中,該截切遮罩形成於該第一與第二部分之間。
- 如申請專利範圍第9項所述的方法,其中,該芯軸均勻隔開。
- 如申請專利範圍第9項所述的方法,其中,該芯軸包括一維圖案。
- 一種製造半導體裝置的方法,該方法包括:在介電層上方形成光阻硬遮罩;在該硬遮罩上方形成芯軸,在各芯軸的相對側壁上具有間隔物,該間隔物在其之間定義多條平行線;移除該芯軸;形成覆蓋該多條平行線的部分的光阻塊體遮罩;通過該塊體遮罩及該間隔物蝕刻該硬遮罩的暴露部分;移除該第一光阻塊體遮罩以及該間隔物;在該光阻硬遮罩上方形成光阻截切遮罩,以定義:垂直於並連接該多條平行線的第一及第二線的開口,以及垂直於該平行線並位於該平行線的端部的功率線;通過該截切遮罩蝕刻該硬遮罩;移除該截切遮罩;對應該多條平行線、該開口以及功率線在該介電層中蝕刻凹槽;移除該硬遮罩;以及使用導電材料填充該凹槽。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/679,060 US9536778B2 (en) | 2015-04-06 | 2015-04-06 | Self-aligned double patterning process for metal routing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201637130A TW201637130A (zh) | 2016-10-16 |
| TWI591765B true TWI591765B (zh) | 2017-07-11 |
Family
ID=57016052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105103268A TWI591765B (zh) | 2015-04-06 | 2016-02-02 | 用於金屬佈線之自對準雙重圖案化製程 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9536778B2 (zh) |
| CN (1) | CN106057654B (zh) |
| TW (1) | TWI591765B (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10339249B2 (en) * | 2016-03-29 | 2019-07-02 | Synopsys, Inc. | Using color pattern assigned to shapes for custom layout of integrated circuit (IC) designs |
| US10340288B2 (en) * | 2016-08-02 | 2019-07-02 | Globalfoundries Inc. | Method, apparatus, and system for improved memory cell design having unidirectional layout using self-aligned double patterning |
| US9941164B1 (en) | 2016-12-05 | 2018-04-10 | Samsung Electronics Co., Ltd. | Self-aligned block patterning with density assist pattern |
| US10199265B2 (en) * | 2017-02-10 | 2019-02-05 | Globalfoundries Inc. | Variable space mandrel cut for self aligned double patterning |
| US10163633B2 (en) * | 2017-03-13 | 2018-12-25 | Globalfoundries Inc. | Non-mandrel cut formation |
| US9911652B1 (en) | 2017-03-29 | 2018-03-06 | International Business Machines Corporation | Forming self-aligned vias and air-gaps in semiconductor fabrication |
| US9966338B1 (en) * | 2017-04-18 | 2018-05-08 | Globalfoundries Inc. | Pre-spacer self-aligned cut formation |
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| CN115020307B (zh) * | 2022-05-30 | 2025-02-07 | 上海积塔半导体有限公司 | 半导体结构制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101618749B1 (ko) * | 2009-02-27 | 2016-05-09 | 삼성전자주식회사 | 반도체 소자의 패턴 형성 방법 |
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| TWI531032B (zh) * | 2013-11-21 | 2016-04-21 | 力晶科技股份有限公司 | 記憶體線路結構以及其半導體線路製程 |
| US20160049307A1 (en) * | 2014-08-15 | 2016-02-18 | Yijian Chen | Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques |
-
2015
- 2015-04-06 US US14/679,060 patent/US9536778B2/en not_active Expired - Fee Related
-
2016
- 2016-02-02 TW TW105103268A patent/TWI591765B/zh not_active IP Right Cessation
- 2016-04-06 CN CN201610211455.7A patent/CN106057654B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20160293478A1 (en) | 2016-10-06 |
| US9536778B2 (en) | 2017-01-03 |
| CN106057654A (zh) | 2016-10-26 |
| CN106057654B (zh) | 2018-01-23 |
| TW201637130A (zh) | 2016-10-16 |
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