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TWI590471B - 金屬-絕緣體-金屬電容器形成技術 - Google Patents

金屬-絕緣體-金屬電容器形成技術 Download PDF

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TWI590471B
TWI590471B TW104142710A TW104142710A TWI590471B TW I590471 B TWI590471 B TW I590471B TW 104142710 A TW104142710 A TW 104142710A TW 104142710 A TW104142710 A TW 104142710A TW I590471 B TWI590471 B TW I590471B
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TW
Taiwan
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dielectric layer
patterned
sacrificial
mask layer
Prior art date
Application number
TW104142710A
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TW201611305A (zh
Inventor
莫羅 科布林斯基
羅伯特 布里斯托
麥可 梅貝利
Original Assignee
英特爾股份有限公司
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
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    • H10D1/692—Electrodes
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Description

金屬-絕緣體-金屬電容器形成技術
本發明係關於金屬-絕緣體-金屬電容器形成技術。
深次微米製程節點(例如，32nm及以上)中積體電路(IC)設計包含若干不凡挑戰，且IC特徵之電容結構已面對特定困難，諸如關於為整合裝置提供充分電力輸送。技術世代的持續進步將傾向於加劇該等問題。
100‧‧‧積體電路
110‧‧‧絕緣體材料層
120‧‧‧互連
130、160‧‧‧鈍化層
130'、130"‧‧‧圖案化之鈍化層
132、132'‧‧‧凹部
140‧‧‧硬遮罩層
140'‧‧‧圖案化之硬遮罩層
150‧‧‧定向自組裝層
150a、150b‧‧‧定向自組裝成分材料
150'‧‧‧圖案化之定向自組裝層
152‧‧‧凹部/孔
200‧‧‧金屬-絕緣體-金屬電容器
210‧‧‧下導電層
220‧‧‧介電層
230‧‧‧上導電層
250‧‧‧犧牲層
250a‧‧‧隔離島狀物/體
250'‧‧‧圖案化之犧牲層
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1為包括基於平板的MIM電容器之示例積體電路的側截面圖。
圖2為依據本發明之實施例組配之積體電路(IC)的側截面圖。
圖3描繪依據本發明之實施例之沉積定向自組裝(DSA)層後圖2之IC。
圖4描繪依據本發明之實施例之處理DSA層後圖3之IC。
圖5描繪依據本發明之實施例之其選擇性蝕刻後圖4之IC。
圖5'為依據本發明之實施例之選擇性蝕刻DSA層後示例IC之傾斜透視掃描式電子顯微鏡(SEM)圖像。
圖6描繪依據本發明之實施例之其進一步蝕刻後圖5之IC。
圖7描繪依據本發明之實施例之其進一步蝕刻以顯露圖案化之鈍化層後圖6之IC。
圖7'描繪依據本發明之另一實施例之其進一步圖案化後圖7之IC。
圖7"及7"'分別為依據本發明之實施例之其進一步蝕刻以顯露圖案化之鈍化層後示例IC之自上而下透視及傾斜透視SEM圖像。
圖8描繪依據本發明之實施例之金屬-絕緣體-金屬(MIM)電容器沉積後圖7之IC。
圖9描繪依據本發明之實施例之鈍化層沉積後圖8之IC。
圖10描繪依據本發明之實施例之犧牲層沉積後圖2之IC。
圖11描繪依據本發明之實施例之加熱犧牲層後圖2之IC。
圖12描繪依據本發明之實施例之其蝕刻後圖11之 IC。
圖13為實驗數據圖，顯示作為如圖1組配之現有積體電路及依據本發明之實施例組配之IC之電容器面積函數的電容。
圖14描繪以使用用於形成依據本發明之示例實施例之金屬-絕緣體-金屬(MIM)電容器所揭露之技術形成之積體電路結構或裝置而實施的計算系統。
為求清晰，並非每一組件均於每一圖式中標示。此外，如按照此揭露將理解的，圖不一定按比例繪製或希望侷限本發明為所示特定組態。例如，雖然若干圖普遍表示直線、直角、及平滑表面，揭露之技術的實際實施可產生較不完美之直線、直角，且若干部件可具有表面拓樸或為非平滑，提供處理裝備及材料的真實世界限制。簡言之，圖式僅提供以顯示示例結構。
【發明內容及實施方式】
揭露之技術及結構用於提供具有普遍波狀輪廓之金屬-絕緣體-金屬(MIM)電容器。該波狀拓樸係使用自組織材料提供，其回應於處理(例如，加熱或其他適當刺激)而有效地製造圖案，並被轉移至形成該MIM電容器之介電材料。該自組織材料可為例如定向自組裝(DSA)材料之犧牲層，其回應於加熱或其他刺激而分離為二交替相，其中，該些相之一者接著可關於另一相而選擇地蝕刻以便提供所欲圖案。在另一示例情況中，該自組 織材料為材料之犧牲層，其於充分加熱時聚結為隔離島狀物。如按照此揭露將理解的，該揭露之技術可用以例如增加每單位面積之電容，其可藉由蝕刻較深電容器溝槽/孔進行縮放。按照此揭露，許多組態及變化將是顯而易見。
一般概述
如先前所指出的，可產生若干不凡問題而使積體電路(IC)裝置之電力輸送變複雜。在嘗試處理若干關切問題中，可將板型金屬-絕緣體-金屬(MIM)電容器添加至特定IC之最上鈍化層中之互連堆疊。例如，考量圖1，其為包括平板型MIM電容器之示例IC的側截面圖。如可見到的，圖1之板型MIM電容器包括下電極板及上電極板，且介電材料層配置於其間。二電極板之重疊區係由圖中虛線表示。
然而，基於每一新技術世代，例如為提供至整合裝置之充分電力輸送，通常需要增加每單位面積之總晶粒上電容。例如，在整合電壓調節器之狀況下，此特別真實。僅藉由增加圖1中所示之板型MIM電容器的電容器板對數量(例如，從二至三、三至五等)，嘗試處理上述每單位面積之更高電容的增加需要，將會不理想地增加製造成本及IC體積。
因而並依據本發明之實施例，揭露用於提供具有普遍波狀輪廓之MIM電容器的技術。在若干實施例中，可將如文中所說明提供之MIM電容器組配為例如三 層結構-具有配置於其間之高k介電層的二電極層。在若干實施例中，該等MIM電容器可沉積或形成於例如積體電路(IC)之上或之內。在若干實施例中，例如依靠沉積或形成於具有波狀表面之其下IC層(例如，鈍化層)之上，可提供具普遍波狀輪廓之如文中所說明組配的MIM電容器。在若干實施例中，使用二維定向自組裝(DSA)陣列可完成提供該等波狀鈍化層。依據實施例，可圖案化DSA，且該圖案後續可轉移至其下鈍化層。之後，可於圖案化之鈍化層的最後表面拓樸之上形成MIM電容器。
在若干其他實施例中，使用回應於加熱處理而凝聚或聚結為島狀物之犧牲層/膜，可完成提供波狀鈍化層。依據該等實施例，最後圖案後續可轉移至其下鈍化層。之後，可於圖案化之鈍化層所提供之最後表面拓樸上形成MIM電容器。在若干另其他實施例中，平版印刷技術可用以提供圖案化之抗蝕層，其可用於提供其上可形成MIM電容器之波狀鈍化層拓樸。簡言之，按照此揭露許多組態及變化將顯而易見。
在若干情況中，揭露之技術可用以例如提供波狀MIM電容器，依據若干實施例，其提昇特定IC之每單位面積的總晶粒上電容。例如，在若干示例實施例中，如文中所說明組配之波狀MIM電容器相較於圖1之基於平板的MIM電容器可展現增加四倍或更多之每單位面積的電容。如按照此揭露將理解的，使用文中所說明之技術可如所欲地達成每單位面積之電容的更多及/或較少提 昇。
在若干實施例中，如文中所說明提供之MIM電容器可包括於IC中，例如協助一或多整合裝置之電力輸送。如按照此揭露將進一步理解的，若干實施例可用於例如深次微米製程節點(例如，32nm及以上；22nm節點及以上；14nm節點及以上；10nm節點及以上等)中之IC製造。然而，應注意的是揭露之技術通常可獨立於程序/技術節點考量，因而不希望侷限用於任何特定程序/技術節點。揭露之技術的其他適當使用將取決於特定應用，且按照此揭露而將顯而易見。
在若干情況中，揭露之技術可易於與例如現有製造流程整合，並可利用現有裝備、知識、基礎設施等。在若干情況中，揭露之技術可易於縮放以增加每單位面積之電容，例如：(1)藉由增加其上形成特定MIM電容器之波狀拓樸的深度/高度；及/或(2)藉由增加額外波狀MIM電容器層(例如，每一層具有較圖1之基於平板的MIM電容器高若干倍之每單位面積之電容)。此外，若干實施例可實現成本減少，例如，因：(1)避免或最小化包含額外/不必要平版印刷作業；及/或(2)使用已呈現於特定IC中之鈍化層產生所欲表面拓樸。再進一步，若干實施例可獲益自例如高k介電材料提昇(例如，洩漏、厚度、介電常數等)。
如按照此揭露將進一步理解的，並依據一或多實施例，可檢測揭露之技術的使用，例如藉由特定IC 或包括如文中所說明一般組配之MIM電容器結構的其他裝置的截面分析及/或材料分析。
方法論及結構
圖2-9描繪依據本發明之實施例用於形成IC 100之程序流程。如按照此揭露將理解的，在所說明之程序流程的任何部分，IC 100可包括額外、較少、及/或來自此處所說明之不同元件或成分，而本發明之申請專利範圍不希望侷限於任何特定IC 100組態-最初、中間、及/或最後-但可使用許多應用中之許多組態。
如圖2中可展開程序流程，其為依據本發明之實施例所組配之積體電路(IC)100的側截面圖。如可見到的，IC 100可包括絕緣體材料層(例如，層間介電或ILD)110。揭露之技術可以任何廣泛ILD 110絕緣體材料(例如，低k或高k)實施。例如，在若干示例實施例中，ILD 110可包含以下一或多項：(1)氧化物，諸如二氧化矽(SiO2)、氧化矽(SiO)、摻碳SiO2等；(2)氮化物、諸如氮化矽(Si3N4)等；(3)聚合物，諸如苯並環丁烯(BCB)、諸如SU-8之光可限定抗蝕劑(永久性或其他)等；(4)磷矽玻璃(PSG)；(5)氟矽玻璃(FSG)；(6)有機矽玻璃(OSG)，諸如倍半矽氧烷、矽氧烷等；(7)上述任一者之組合；及/或(8)如按照此揭露將顯而易見的可提供所欲絕緣程度之任何其他適當介電材料。在若干實施例中，ILD 110可為實質上非多 孔，反之在若干其他實施例中，ILD 110可如所欲特定目標應用或最終用途而提供任何孔隙度。
在若干情況中，ILD 110可如所欲地沉積於例如基板、晶圓、或其他適當表面上。如按照此揭露將理解的，可利用任何廣泛適當沉積技術，諸如但不必侷限於：物理蒸氣沉積(PVD)；化學蒸氣沉積(CVD)；旋鍍/旋塗沉積(SOD)；及/或上述任一者之組合。如將進一步理解的，ILD 110可如所欲特定目標應用或最終用途而提供任何特定厚度。ILD 110之其他適當組態、材料、沉積技術、及/或厚度將取決於特定應用，並將按照此揭露而顯而易見。
在若干情況中，ILD 110可已配置於一或多互連120其中。在若干範例中，可提供各具有一或多互連120之複數ILD 110層。依據若干實施例，特定互連120可包含任何廣泛之導電金屬，諸如但不必侷限於：銅(Cu)；鋁(Al)；銀(Ag)；鎳(Ni)；金(Au)；鈦(Ti)；鎢(W)；釕(Ru)；鈷(Co)；鉻(Cr)；鐵(Fe)；鉿(Hf)；鉭(Ta)；釩(V)；鉬(Mo)；鈀(Pd)；鉑(Pt)；及/或上述之任何合金或組合。進一步注意的是在若干範例中，互連材料可為金屬或非金屬，並可包括聚合物材料。為此，具有適當導電程度之任何材料可用於IC 100之一或多互連120。而且，在若干範例中，特定互連120及ILD 110之間可希望包括障壁層及/或附著層。例如，在特定互連120包含Cu之若干情況 中，例如該等互連120及ILD 110之間可希望包括障壁及/或附著層，其包含諸如但不必侷限於以下材料：鉭(Ta)；氮化鉭(TaN)；氮化鈦(TiN)等。特定互連120、可選之障壁層、及/或可選之附著層的其他適當金屬/材料將取決於特定應用且按照此揭露將顯而易見。
在若干情況中，揭露之技術可與任何廣泛互連背景及結構相容。若干示例該等結構可包括但不必侷限於：單鑲嵌結構；雙鑲嵌結構(例如，具其下通孔之線路)；異向性結構；等向性結構；及/或任何其他所欲IC結構、互連、或其他導電結構。而且，依據實施例，特定互連120之尺寸可如所欲特定目標應用或最終用途而客製化。特定互連120之其他適當組態將取決於特定應用且按照此揭露將顯而易見。
在若干情況中，如按照此揭露將顯而易見的，ILD 110及其一或多互連120可經歷化學機械平坦化(CMP)處理器任何其他適當拋光/平坦化技術/程序。可實施IC 100之平坦化，例如以移除任何不欲過剩：(1)特定互連120；及/或(2)ILD 110。在若干範例中，IC 100可為例如具一或多裝置及/或金屬層之部分處理之IC。按照此揭露的許多適當組態將顯而易見。
如從圖2進一步見到，IC 100可包括鈍化層130。在若干實施例中，鈍化層130可沉積為實質上共形層，其覆蓋其下ILD 110及/或一或多互連120所提供之拓樸。如按照此揭露將理解的，並依據一或多實施例，鈍 化層130可使用任何廣泛沉積技術/程序而配置於ILD 110之上，諸如但不必侷限於：化學蒸氣沉積(CVD)；物理蒸氣沉積(PVD)(例如，噴濺)；旋鍍/旋塗沉積(SOD)；電子束蒸發；原子層沉積(ALD)；及/或上述任一者之組合。用於鈍化層130之其他適當沉積程序/技術將取決於特定應用且按照此揭露將顯而易見。
依據實施例，鈍化層130可沉積為層/膜，範圍從單組成原子(即單層)之厚度至所欲用於特定應用之層/膜厚。例如，在若干示例實施例中，鈍化層130可經沉積具約1000-2000nm或更大之範圍的厚度(例如，約1000-1200nm或更大之範圍、約1200-1400nm或更大、約1400-1600nm或更大、約1600-1800nm或更大、約1800-2000nm或更大、或約1000-2000nm或更大之範圍內的任何其他子範圍)。在若干其他示例實施例中，可提供具約1000nm或較小之厚度範圍的鈍化層130。在若干情況中，鈍化層130可具有該拓樸上實質上均勻之厚度。然而，本發明之申請專利範圍不侷限於此，如在若干其他範例中，可提供具不均勻或變化厚度之鈍化層130。例如，在若干情況中，鈍化層130之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。鈍化層130之其他適當組態及/或厚度範圍將取決於特定應用且按照此揭露將顯而易見。
依據實施例，鈍化層130可包含任何廣泛介電材料，包括但不必侷限於：(1)氧化物，諸如二氧化 矽(SiO2)、氧化鋁(Al2O3)等；(2)氮化物，諸如氮化矽(Si3N4)；(3)碳化物，諸如碳化矽(SiC)；(4)碳氮化物，諸如氮碳化矽(SiCN)；(5)氮氧化物，諸如氮氧化矽(SiOxNy)；及/或(6)上述任一者之組合(例如，SiCN/SiN等)。在若干實施例中，鈍化層130可組配為二或更多不同材料層之組合。在若干範例中，並依據若干實施例，鈍化層130可漸變使得其組成改變，例如跨越該層之厚度。鈍化層130之其他適當材料及/或組態將取決於特定應用且按照此揭露將顯而易見。
如從圖2可再進一步可見，在若干實施例中，IC 100可選地可包括硬遮罩層140。在若干情況中，硬遮罩層140可沉積為實質上共形層，其覆蓋由其下鈍化層130所提供之拓樸。依據若干實施例，硬遮罩層140可使用任何廣泛沉積技術/程序而配置於ILD 110上，諸如但不必侷限於：化學蒸氣沉積(CVD)；物理蒸氣沉積(PVD)(例如，噴濺)；旋鍍/旋塗沉積(SOD)；電子束蒸發；及/或上述任一者之組合。硬遮罩層140之其他適當沉積程序/技術將取決於特定應用且按照此揭露將顯而易見。
依據實施例，硬遮罩層140可沉積為層/膜，範圍從單組成原子(即單層)之厚度至所欲用於特定應用之層/膜厚。例如，在若干示例實施例中，硬遮罩層140可經沉積具約10-1000Å或更大之範圍的厚度(例如，約200-500Å或更大之範圍、約500-800Å或更大、 或約10-1000Å或更大之範圍內的任何其他子範圍)。在若干情況中，硬遮罩層140可具有該拓樸上實質上均勻之厚度。然而，本發明之申請專利範圍不侷限於此，如在若干其他範例中，可提供具不均勻或變化厚度之硬遮罩層140。例如，在若干情況中，硬遮罩層140之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。在若干實施例中，可選之硬遮罩層140可實施為單層，同時在若干其他實施例中，可選之硬遮罩層140可實施為多層(例如，雙層、三層等)。硬遮罩層140之其他適當組態及/或厚度範圍將取決於特定應用且按照此揭露將顯而易見。
依據實施例，可選之硬遮罩層140可包含任何廣泛材料，諸如但不必侷限於：(1)氮化矽(Si3N4)；(2)二氧化矽(SiO2)；(3)氮氧化矽(SiOxNy)；(4)氮碳化矽(SiCN)；(5)具有大於或等於約20%的Si濃度之富含矽(Si)聚合物(例如，約30-60%或更大之範圍、約40-50%或更大等)，諸如倍半矽氧烷、矽氧烷等；(6)氮化鈦(TiN)；及/或(7)上述任一者之組合。在若干情況中，包含特定硬遮罩層140之一或多材料可至少部分取決於包含其下鈍化層130之材料。可選之硬遮罩層140的其他適當材料將取決於特定應用且按照此揭露將顯而易見。
程序流程可如圖3及4中持續，其描繪依據本發明之實施例分別沉積及處理定向自組裝(DSA)層 150之後，圖2之IC 100。在若干實施例中，DSA層150可包含例如嵌段共聚物材料，例如當歷經非減損處理/程序時，其自組織/自組合。若干該等處理可包括但不必侷限於：(1)加熱/烘烤DSA層150至充分溫度(例如，約100至450℃範圍)；及/或(2)使DSA層150歷經適當溶劑環境，諸如具有溶劑(例如，甲苯或C7H8)部分壓力之惰性氣體(例如，氮或N2；氬或Ar；氦或He等)。特定DSA層150之其他適當非減損處理技術將取決於特定應用且按照此揭露將顯而易見。
在任何該等狀況下，處理後，依據一或多實施例，DSA層150之DSA成分材料150a及150b可經歷微相分離，因而分離為二分離之相，導致形成一般有序(例如，週期、準週期、短程有序、隨機排序等)奈米結構。如按照此揭露將理解的，可決定二DSA成分150a及150b之體積分率，例如為源自自組織之大體上圓柱形孔陣列或大體上圓柱形結構陣列。許多組態及變化按照此揭露將顯而易見。
為此，並依據若干實施例，DSA層150之若干示例適當材料可包括但不必侷限於：聚(苯乙烯-嵌段-甲基丙烯酸甲酯)；聚(苯乙烯-嵌段-環氧乙烷)；聚(苯乙烯-嵌段-丙交酯)；聚(環氧丙烷-嵌段-苯乙烯-共-4-乙烯基吡啶)；聚(苯乙烯-嵌段-4-乙烯基吡啶)；聚(苯乙烯-嵌段-二甲基矽氧烷)；聚(苯乙烯-嵌段-甲基丙烯酸酯)；聚(甲基丙烯酸甲酯-嵌段-正壬基丙烯酸 酯)；及/或上述任一者之組合。在若干實施例中，DSA層150可包含嵌段共聚物，例如具有二、三、四、或更多嵌段。在若干情況中，層150可包含均聚物及/或聚合物之摻合物(例如，其本身可為嵌段、摻合物、均聚物等)。在若干示例情況中，DSA層150可包含具有奈米粒子之膠體懸浮液的旋塗材料(例如，聚苯乙烯乳膠(PSL)球)。在若干進一步範例中，層150可包括一或多非聚合物相材料(例如，諸如β-鈦鉻之金屬成分)，其於處理(例如，加熱、暴露於溶劑等)後分離。一般而言，可使用回應於處理(例如，加熱、冷卻、向心力、暴露於適當溶劑環境等)而分離為後續可相互回應蝕刻以提供所欲圖案之不同相的任何材料。犧牲層150之其他適當材料將取決於諸如特定應用及可用處理裝備等因素，且按照此揭露將顯而易見。
在若干實施例中，如按照此揭露將顯而易見，例如使用旋鍍/旋塗沉積(SOD)或任何其他適當沉積技術/程序，DSA層150可沉積(例如，在如圖3中烘烤之前)為膜。此外，依據若干實施例，如所欲用於特定目標應用或最終用途，DSA層150可沉積為具有任何特定厚度之層/膜。例如，在烘烤之前，DSA層150可為實質上共形層，在若干範例中，其覆蓋由可選之硬遮罩層140(若存在)及/或鈍化層130提供之拓樸。在若干實施例中，在烘烤(例如，如圖4)之後，DSA層150可具有約10-1000Å或更大之範圍的厚度(例如，約200-500Å之 範圍、約500-800Å或更大、或約10-1000Å或更大之範圍中任何其他子範圍)。DSA層150之其他適當組態及/或厚度範圍將取決於特定應用且按照此揭露將顯而易見。
其次，程序流程可如圖5中持續，其描繪依據本發明之實施例在其選擇性蝕刻之後，圖4之IC 100。如可見到的，已選擇地蝕刻DSA層150，使得移除/蝕刻掉DSA成分150b而在IC 100之表面上留下DSA成分150a。然而，應注意的是本發明之申請專利範圍不侷限於此，如在若干其他實施例中，可替代地選擇蝕刻DSA層150使得移除DSA成分150a同時DSA成分150b保留在IC 100上。在任一狀況下，依據實施例，選擇性蝕刻DSA層150導致IC 100之表面上的圖案化之DSA層150'。
在若干實施例中，其中DSA層150包含例如聚(苯乙烯-嵌段-甲基丙烯酸甲酯)(PS-b-PMMA)，可選擇地蝕刻掉DSA成分150b(例如，PMMA)，留下DSA成分150a(例如，PS)之圖案化之層150'。例如，考量圖5'，其係依據本發明之實施例於選擇性蝕刻DSA層150後，示例IC 100之傾斜透視掃描式電子顯微鏡(SEM)圖像。如可見到的，已選擇地蝕刻掉DSA成分150b，留下具有形成於其中之複數凹部/孔152之DSA成分150a的圖案化之層150'。
依據實施例，可使用任何廣泛蝕刻程序及化學實施DSA層150的選擇性蝕刻。例如，為蝕刻掉包含PMMA之DSA成分150b，若干適當蝕刻程序/化學可包 括但不必侷限於：(1)在利用紫外線(UV)曝光後應用乙酸(C2H4O2)之濕式蝕刻程序；及/或(2)利用具低偏壓電力之氧(O2)及氬(Ar)的乾式蝕刻程序。然而，本發明之申請專利範圍不限於此，特定DSA層150之其他適當蝕刻程序及/或化學將取決於特定應用且按照此揭露將顯而易見。
之後，程序流程可如圖6中持續，其描繪依據本發明之實施例之其進一步蝕刻後，圖5之IC 100。如可見到的，已蝕刻IC 100，例如將圖案化之DSA層150'之凹部/孔152的圖案轉移至鈍化層130中，因而形成於其中具有複數凹部132之圖案化之鈍化層130'。如進一步可見到的，在若干情況中，其中IC 100包括可選之硬遮罩層140，於蝕刻鈍化層130以提供上述圖案轉移之前，其可希望蝕刻穿透該硬遮罩層140之完整厚度(可留下圖案化之硬遮罩層140')。
因而，依據實施例，可希望利用蝕刻化學，例如選擇性蝕刻硬遮罩層140之材料(當包括時)及/或鈍化層130(例如，相對於圖案化之DSA層150'的材料)。若干適當蝕刻程序/化學可包括但不必侷限於：(1)利用基於氟(F)之蝕刻化學(例如，六氟化硫或SF6；四氟化碳或CF4等)之乾式蝕刻程序；及/或(2)利用基於氯(Cl2)之蝕刻化學之乾式蝕刻程序。然而，本發明之申請專利範圍不侷限於此，用於將圖案化之DSA層150'的圖案轉移至圖案化之鈍化層130'中之其他適當技 術及/或蝕刻程序/化學將取決於特定應用且按照此揭露將顯而易見。
之後，程序流程可如圖7中持續，其描繪依據本發明之實施例於其進一步蝕刻以顯露圖案化之鈍化層130'後，圖6之IC 100。如可見到的，可蝕刻IC 100以移除圖案化之DSA層150'(例如，移除剩餘DSA成分150a)及剩餘圖案化之硬遮罩層140'(若存在)。因而，依據實施例，可希望利用蝕刻化學，例如選擇性蝕刻圖案化之硬遮罩層140'之材料(若存在)及/或圖案化之DSA層150'的剩餘DSA成分150a(例如，相對於鈍化層130之材料)。若干適當蝕刻程序及化學可包括但不必侷限於：(1)利用基於氟(F)之蝕刻化學或基於氯(Cl2)之蝕刻化學之濕式蝕刻程序；(2)利用基於氧(O2)之電漿之乾式蝕刻程序；及/或(3)上述任一者之組合。其他適當蝕刻程序及/或化學將取決於特定應用且按照此揭露將顯而易見。
圖7"及7"'分別係依據本發明之實施例於其進一步蝕刻以顯露圖案化之鈍化層130'後，示例IC 100之自上而下透視及傾斜透視SEM圖像。如可見到的，圖案化之鈍化層130'可提供具普遍波狀表面之IC 100，例如其上形成MIM電容器200(以下將討論)。
返回至圖7，依據實施例，於鈍化層130中形成之凹部132的尺寸可針對特定目標應用或最終用途而客製化。例如，在若干示例情況中，特定凹部132之直徑/ 寬度「CD」可為約10-100nm或更大之範圍(例如，為約20-40nm或更大之範圍、約40-60nm或更大、約60-80nm或更大、或約10-100nm或更大之範圍中的任何其他子範圍)。而且，在若干示例情況中，深度/高度「h」可為約10-1000nm或更大之範圍(例如，為約100-400nm或更大之範圍、約400-700nm或更大、約700-1000nm或更大、或約10-1000nm或更大之範圍中的任何其他子範圍)。此外，在若干示例情況中，鄰近或相鄰凹部132間之間距「p」可為約10-100nm或更大之範圍(例如，為約20-40nm或更大之範圍、約40-60nm或更大、約60-80nm或更大、或約10-100nm或更大之範圍中的任何其他子範圍)。
然而，如按照此揭露將進一步理解的，特定凹部132之深度/高度可至少部分取決於以下一或多者：(1)凹部132之CD；(2)鈍化層130之厚度；及/或(3)將用於在圖案化之鈍化層130'上形成MIM電容器結構200(以下將討論)的沉積程序/技術。在若干示例實施例中，可提供具高寬比(例如，深度/高度「h」相對於寬度/直徑「CD」之比例)為約1比1至10比1之範圍(例如，約10比1或較小；約5比1或較小；約2比1或較小；約1比1或較小等)的特定凹部132。凹部132之其他適當尺寸範圍及/或高寬比將取決於特定應用且按照此揭露將顯而易見。
圖7'描繪依據本發明之另一實施例於其進一 步圖案化後，圖7之IC。在若干範例中，可進一步圖案化圖案化之鈍化層130'，例如以提供圖案化之鈍化層130"。如可見到的，圖案化之鈍化層130"可具有於其中形成之一或多凹部132'(例如，沿特定凹部132形成)。如按照此揭露將理解的，並依據一或多實施例，例如參照形成凹部132之文中所討論的任何技術(例如，以上關於圖3-6所討論之程序流程部分)此處可相等地應用於形成凹部132'之上下文。在若干示例情況中，圖案化之鈍化層130"可提供特徵為其上為兩倍波紋的波狀表面以形成MIM電容器200(以下將討論)。圖案化之鈍化層130"之其他適當組態將取決於特定應用且按照此揭露將顯而易見。
圖8描繪依據本發明之實施例於MIM電容器200沉積後，圖7之IC 100。如可見到的，在若干實施例中MIM電容器200通常可形成為三層結構/膜，包括例如：(1)下導電層210(例如，底部MIM電極)；配置於下導電層210上之介電層220(例如，中間絕緣體層)；及(3)上導電層230(例如，上MIM電極)。然而，應注意的是本發明之申請專利範圍不侷限於此。例如，在若干其他實施例中，特定IC 100可包括MIM電容器200，其進一步包括：(1)形成於上導電層230上之額外介電層(例如，組配如介電層220)；及(2)形成於該額外介電層上之額外導電層(例如，組配如導電層210/230)。因而，在若干範例中，可提供金屬-絕緣體-金屬-絕緣體-金屬(MIMIM)結構。如按照此揭露將理解 的，依據一或多實施例，如所欲特定應用或最終用途，可提供介電層及導電層之鄰近對的進一步堆疊/分層以擴大MIM電容器200之組態。MIM電容器200之其他適當組態將取決於特定應用且按照此揭露將顯而易見。
依據一或多實施例，下導電層210及/或上導電層230可包含任何廣泛導電材料，諸如但不必侷限於：鈦(Ti)；氮化鈦(TiN)；鉭(Ta)；釕(Ru)；及/或上述任一者之組合。此外，依據一或多實施例，介電層220可包含任何廣泛高k介電材料，包括但不必侷限於：二氧化鋯(ZrO2)；五氧化鉭(Ta2O5)；氧化鋁(Al2O3)；二氧化鈦(TiO2)；氧化鉿(HfO2)；氧化鑭(La2O3)；鈦酸鍶(SrTiO3)；及/或上述任一者之組合。下導電層210、介電層220、及/或上導電層230之其他適當材料將取決於特定應用且按照此揭露將顯而易見。
而且，如按照此揭露將理解的，依據一或多實施例，MIM電容器200之任何各式層可使用任何廣泛技術而沉積或形成於圖案化之鈍化層130'上。若干示例適當技術可包括但不必侷限於：噴濺沉積；化學蒸氣沉積(CVD)；原子層沉積(ALD)；及/或其組合。下導電層210、介電層220、及/或上導電層230之其他適當沉積技術將取決於特定應用且按照此揭露將顯而易見。
依據實施例，如所欲特定目標應用或最終用途，可提供具任何特定厚度之下導電層210。例如，在若 干實施例中，下導電層210可具有約10-50Å或更大範圍之厚度(例如，為約10-30Å或更大範圍、約30-50Å或更大、或約10-50Å或更大之範圍中的任何其他子範圍)。在若干情況中，可提供下導電層210作為實質上共形於由其下圖案化之鈍化層130'所提供之拓樸的膜/層。而且，如按照此揭露將理解，可希望確保下導電層210之厚度不過度而：(1)完全填充特定凹部132或封閉特定凹部132之入口；及/或(2)防止以特定所欲厚度提供介電層220及/或上導電層230。下導電層210之其他適當厚度範圍及/或組態將取決於特定應用且按照此揭露將顯而易見。
依據實施例，如所欲特定目標應用或最終用途，可提供具任何特定厚度之介電層220。例如，在若干實施例中，介電層220可具有約10-50Å或更大範圍之厚度(例如，為約10-30Å或更大範圍、約30-50Å或更大、或約10-50Å或更大範圍的任何其他子範圍)。在若干情況中，可提供介電層220作為實質上共形於由其下下導電層210所提供之拓樸的膜/層；然而，本發明之申請項不侷限於此，如在若干其他情況中，並未提供介電層220作為共形層。而且，如按照此揭露將理解，可希望確保介電層220之厚度不過度而：(1)完全填充特定凹部132或封閉特定凹部132之入口；及/或(2)防止以特定所欲厚度提供下導電層210及/或上導電層230。介電層220之其他適當厚度範圍及/或組態將取決於特定應用 且按照此揭露將顯而易見。
依據實施例，如所欲特定目標應用或最終用途，可提供具任何特定厚度之上導電層230。例如，在若干實施例中，上導電層230可具有約1-20Å或更大範圍之厚度(例如，為約1-10Å或更大範圍、約10-20Å或更大、或約1-20Å或更大範圍的任何其他子範圍)。在若干情況中，可提供上導電層230作為實質上共形於由其下介電層220所提供之拓樸的膜/層。而且，如按照此揭露將理解，可希望確保上導電層230之厚度不過度而防止以特定所欲厚度提供下導電層210及/或介電層220。上導電層230之其他適當厚度範圍及/或組態將取決於特定應用且按照此揭露將顯而易見。
圖9描繪依據本發明之實施例於鈍化層160沉積後，圖8之IC 100。如可見到的，在若干實施例中，鈍化層160可沉積或形成於部分或全部由MIM電容器200提供之拓樸之上。如按照此揭露將理解並依據實施例，鈍化層160可包含任何各式材料及/或使用例如以上參照鈍化層130所注意之任何各式沉積技術/程序進行沉積。在若干狀況下，鈍化層160可與鈍化層130相同材料，因此恰為其中形成MIM電容器200的延伸鈍化層130。
如按照此揭露將進一步理解並依據實施例，鈍化層160之厚度可為特定目標應用或最終用途而客製化。在若干實施例中，鈍化層160可沉積作為例如由 MIM電容器200之上導電層230所提供之拓樸上的實質上共形層。在若干其他實施例中，鈍化層160可使用例如平坦化技術(例如，旋鍍/旋塗沉積、或SOD)沉積。在若干範例中，其中利用共形沉積程序，如按照此揭露將顯而易見，例如使用化學機械平坦化(CMP)處理器任何其他適當拋光/平坦化技術/程序而可提供鈍化層160之平坦化。在若干情況中，鈍化層160及鈍化層130可組配為其內可提供MIM電容器200之單層。鈍化層160之其他適當材料、厚度範圍及/或沉積技術/程序將取決於特定應用且按照此揭露將顯而易見。
在若干情況中，依據若干實施例可使用揭露之技術以圖案化鈍化層160。在若干該等情況中，如文中各式說明，可於配置波狀表面之特定鈍化層160上形成MIM電容器200。
而且，在若干實施例中，特定MIM電容器200之上可包括額外ILD 110層及/或互連120。在若干該等範例中，可包括一或多結構(例如，通孔等)例如以電耦接特定MIM電容器200之導電層210及/或230(或其他導電層)至IC 100之其他部分。
額外技術及考量
圖10-12描繪依據本發明之另一實施例用於形成IC 100之程序流程部分。如按照此揭露將理解並依據實施例，在若干範例中，通常可實施圖10-12中所描繪 之程序流程部分，取代圖3-6中所代表之程序流程部分(以上所討論)。
圖10及11分別描繪依據本發明之實施例於沉積及加熱犧牲層250後，圖2之IC 100。如可見到的，在若干實施例中，可於其下硬遮罩層140(若可選地實施)及/或鈍化層130之上沉積或形成犧牲層250。依據一或多實施例，例如在應用充分加熱後，犧牲層250可包含經歷黏聚/抗溼潤之材料。例如，在若干實施例中，犧牲層250可凝聚/抗溼潤為圖案化之犧牲層250'，其包括具有其間凹部152之複數聚結之隔離島狀物/體250a。在若干實施例中，例如當加熱至約100至450℃範圍之溫度時，可發生犧牲層250之黏聚/抗溼潤。為此，若干示例適當材料可包括但不必侷限於：銅(Cu)；銀(Ag)；矽(Si)；鍺(Ge)；鉑(Pt)；基於聚合物之材料，諸如SiO2上聚苯乙烯等；及/或上述任一者之組合。在若干實施例中，其上可沉積犧牲層250之其下硬遮罩層140(若可選地實施)及/或鈍化層130可包含例如：二氧化矽(SiO2)；碳化矽(SiC)；氮碳化矽(SiCN)；三氮化二矽(Si2N3)；有機矽玻璃(SiCOH)；及/或上述任一者之組合。犧牲層250之其他適當材料將取決於特定應用且按照此揭露將顯而易見。
依據實施例，可使用任何廣泛技術來沉積/形成犧牲層250，諸如但不必侷限於：化學蒸氣沉積(CVD)；物理蒸氣沉積(PVD)(例如，噴濺)；旋鍍 /旋塗沉積(SOD)；電子束蒸發；及/或上述任一者之組合。而且，在若干示例實施例中，可提供具有例如約1-150nm或更大範圍之厚度(例如，為約1-50nm或更大範圍、約50-100nm或更大、約100-150nm或更大、或約1-150nm或更大範圍中的任何其他子範圍)之膜/層的犧牲層250。在若干範例中，可實施犧牲層250而無任何其下附著層(例如，以協助提供所欲黏聚/抗溼潤程度)。犧牲層250之其他適當組態、沉積技術、及/或厚度範圍將取決於特定應用且按照此揭露將顯而易見。
在提供充分凝聚/抗溼潤之犧牲層250'後，程序流程可如圖12中持續，其描繪依據本發明之實施例於其蝕刻後，圖11之IC 100。如可見到的，IC 100已蝕刻例如以將圖案化之犧牲層250'之凹部/孔152的圖案轉移至鈍化層130中，因而形成於其中具有複數凹部132之圖案化之鈍化層130'。如進一步可見到的，在若干情況中，其中IC 100包括可選之硬遮罩層140，於蝕刻鈍化層130以提供上述圖案轉移之前，其可希望蝕刻穿透該硬遮罩層140之完整厚度(可留下圖案化之硬遮罩層140')。如按照此揭露將理解並依據若干實施例，可使用利用以上圖6之上下文中所討論之任何適當蝕刻化學的乾式蝕刻程序。
依據本發明之一或多實施例，可提供圖2-9之程序流程的再進一步變化。例如，在若干實施例中，平版印刷技術/程序可用以產生其上可沉積/形成MIM電 容器200的普遍波狀拓樸。為此，在若干情況中，例如藉由抗蝕材料之旋鍍/旋塗沉積(SOD)、該等抗蝕材料之曝光、及應用適當顯影程序，可取代圖3-5中所描繪之程序流程部分。進一步變化及組態按照此揭露將顯而易見。
示例實施數據
如先前所注意的，本發明之若干實施例相較於現有設計/方法(諸如圖1之板型MIM電容器)可展現每單位晶粒面積增加之電容。在若干情況中，可增加有效電容器面積而未增加(或可忽略的增加)製造成本。
圖13為實驗數據圖，顯示為如圖1組配之現有IC及依據本發明之實施例組配之IC 100之電容器面積之函數的電容。在圖中，線A相應於圖1之示例IC之板型MIM電容器的電容，反之，線B相應於依據一示例實施例之IC 100之MIM電容器200的電容。而且，在圖10之上下文中，「電容器面積」通常係指：(1)圖1之IC之板型MIM電容器之上及下電極板的區域重疊；及(2)依據一示例實施例之IC 100之MIM電容器200之上導電層230及下導電層210的區域重疊。
如可見到的，在一示例實施例中，圖13之線A及B的斜率比例有效地顯示利用揭露之技術可達成大於四倍的電容增益。在進一步細節中，例如藉由下列關係可估計每單位晶粒面積之電容提昇：
其中「C」為IC 100之MIM電容器200的每單位面積之電容；「CPlanar」為圖1之IC之每對平坦/非波狀MIM板的每單位面積之電容；「CD」為圖案化之鈍化層130'中凹部132的直徑/寬度；「p」為圖案化之鈍化層130'中相鄰/鄰近凹部132的間距；「h」為圖案化之鈍 化層130'中凹部132的高度/深度；及值可源自幾 何及應用於例如凹部132之六角形緊密(hcp)陣列。如按照此揭露將理解的，在若干範例中可應用針對以上所說明之關係的改變/增加(例如，取決於考量之幾何等)。
若特定凹部132之高寬比(AR)定義為直徑/寬度(例如，凹部132係以一半間距形成於圖案化之鈍化層130'中)，則上述關係可簡化。
因而，對於AR大於3而言，例如使用揭露之技術提供之電容可為大於或等於約四倍如圖1之典型板型MIM電容器可提供之電容。然而，應注意的是本發明之申請項不侷限於此，在若干其他實施例中，如所欲特定目標應用或最終用途，可使用揭露之技術提供更大及/或較小之電容增益。
示例系統
圖14描繪以使用依據本發明之示例實施例用於形成MIM電容器的揭露之技術形成之積體電路結構或 裝置所實施的計算系統1000。如可見到的，計算系統1000容納主機板1002。主機板1002可包括若干組件，包括但不侷限於處理器1004及至少一通訊晶片1006，其每一者可實體或電耦接至主機板1002，或整合於其中。如將理解的，主機板1002可為例如任何印刷電路板，不論主板、安裝於主板上之子板、或僅系統1000之板等。取決於其應用，計算系統1000可包括一或多其他組件，可或不可實體或電耦接至主機板1002。該些其他組件可包括但不侷限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟機、數位影音光碟(DVD)等)。計算系統1000中所包括之任何組件可包括使用依據本發明之示例實施例用於形成MIM電容器之揭露之技術所形成的一或多積體電路結構或裝置。在若干實施例中，多功能可整合為一或多晶片(例如，請注意通訊晶片1006可部分整合為處理器1004)。
通訊晶片1006致能用於將資料轉移至及自計算系統1000之無線通訊。「無線」用詞及其衍生字可用以說明可經由使用穿過非固態媒體之調變電磁輻射來傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。該 用詞並非暗示相關裝置未包含任何線路，儘管在若干實施例中未包含線路。通訊晶片1006可實施任何若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生字、以及設計作為3G、4G、5G及以上之任何其他無線協定。計算系統1000可包括複數通訊晶片1006。例如，第一通訊晶片1006可專用於諸如Wi-Fi及藍牙之短程無線通訊，及第二通訊晶片1006可可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他之長程無線通訊。
計算系統1000之處理器1004包括處理器1004內之積體電路晶粒封裝。在本發明之若干實施例中，處理器之積體電路晶粒包括板載電路，其係以使用如文中各式說明之用於形成MIM電容器的揭露之技術所形成之一或多積體電路結構或裝置來實施。「處理器」用詞可指任何裝置或部分裝置，其將例如來自暫存器及/或記憶體之電子資料處理為可儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片1006亦可包括通訊晶片1006內之積體電路晶粒封裝。依據若干該等示例實施例，通訊晶片之積體電路晶粒包括使用如文中所說明用於形成MIM電容器的揭露之技術所形成之一或多積體電路結構或裝置。 如按照此揭露將理解的，請注意多標準無線能力可直接整合為處理器1004(例如，其中任何晶片1006之功能整合為處理器1004，而非具有不同通訊晶片)。進一步請注意處理器1004可為具有該等無線能力之晶片。簡言之，可使用任何數量處理器1004及/或通訊晶片1006。同樣地，任何一晶片或晶片組可具有整合於其中之多功能。
在各式實施中，計算裝置1000可為膝上型電腦、輕省筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位視訊記錄器、或處理資料或採用使用文中各式說明之用於形成MIM電容器的揭露之技術所形成之一或多積體電路結構或裝置的任何其他電子裝置。
許多實施例按照此揭露將顯而易見。本發明之一示例實施例提供一種形成積體電路之方法，該方法包括沉積第一介電層；於該第一介電層上沉積自組織材料之犧牲遮罩層；圖案化該遮罩層，其中，該圖案化包括非減損程序，其致使該遮罩層自組織為不同結構；使用該圖案化之遮罩層來圖案化該第一介電層；以及於該圖案化之第一介電層上沉積金屬-絕緣體-金屬(MIM)電容器。在若干情況中，該非減損程序致使該遮罩層分離為至少第一相及第二相。在若干情況中，該遮罩層包含聚(苯乙烯-嵌段-甲基丙烯酸甲酯)、聚(苯乙烯-嵌段-環氧乙烷)、聚 (苯乙烯-嵌段-丙交酯)、聚(環氧丙烷-嵌段-苯乙烯-共-4-乙烯基吡啶)、聚(苯乙烯-嵌段-4-乙烯基吡啶)、聚(苯乙烯-嵌段-二甲基矽氧烷)、聚(苯乙烯-嵌段-甲基丙烯酸酯)、聚(甲基丙烯酸甲酯-嵌段-正壬基丙烯酸酯)、β-鈦-鉻、聚苯乙烯乳膠(PSL)球、及/或其組合之至少一者。在若干情況中，該非減損程序包括加熱該遮罩層至約100至450℃範圍之溫度。在若干情況中，該非減損程序包括暴露該遮罩層至包括甲苯(C7H8)、氮(N2)、氬(Ar)、及/或氦(He)之至少一者的溶劑環境。在若干範例中，在該非減損程序之後，圖案化該遮罩層進一步包括選擇地蝕刻掉該遮罩層之分離之成分材料以形成該遮罩層中之凹部圖案。在若干該等範例中，在使用該圖案化之遮罩層圖案化該第一介電層之後，該方法進一步包括移除剩餘遮罩層。在若干情況中，該遮罩層包含一種材料，當加熱至約100至450℃範圍之溫度時，其聚結為隔離島狀物。在若干示例情況中，該遮罩層包含銅(Cu)、銀(Ag)、矽(Si)、鍺(Ge)、鉑(Pt)、二氧化矽(SiO2)上聚苯乙烯、及/或其組合之至少一者。在若干範例中，圖案化該遮罩層不需要任何蝕刻。在若干情況中，該MIM電容器包括形成於該第一介電層上之第一導電層；形成於該第一導電層上之第二介電層；以及形成於該第二介電層上之第二導電層。在若干該等情況中，該第一導電層及/或該第二導電層之至少一者包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、及/或其組合之至 少一者。在若干情況中，該第二介電層包含二氧化鋯(ZrO2)、五氧化鉭(Ta2O5)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、氧化鉿(HfO2)、氧化鑭(La2O3)、鈦酸鍶(SrTiO3)、及/或其組合之至少一者。在若干示例情況中，於將MIM電容器沉積於圖案化之第一介電層上之後，方法進一步包括將第三介電層沉積於MIM電容器之上。在若干該等範例中，第一介電層及/或第三介電層之至少一者為鈍化層。在若干情況中，在該第一介電層之上沉積該遮罩層之前，該方法進一步包括於該第一介電層及該遮罩層之間沉積硬遮罩層。在若干該等情況中，該硬遮罩層包含氮化矽(Si3N4)、二氧化矽(SiO2)、氮氧化矽(SiOxNy)、具有大於或等於約20%的Si濃度之富含矽(Si)聚合物、氮化鈦(TiN)、及/或其組合之至少一者。在若干範例中，該圖案化之第一介電層具有實質上波狀輪廓，且該MIM電容器實質上共形於該輪廓。在若干範例中，該圖案化之第一介電層具有實質上波狀輪廓，包括具有其本身為波狀之拓樸的至少一凹部。在若干情況中，提供一種由該方法形成之積體電路。在若干該等情況中，提供一種包括積體電路之行動計算裝置。
本發明之另一示例實施例提供一種形成積體電路之方法，該方法包括沉積第一介電層；於該第一介電層之上沉積犧牲嵌段共聚物材料層；以非減損程序處理該嵌段共聚物材料層以致使其相分離；選擇地蝕刻該相分離之嵌段共聚物材料層以移除其相，藉以於其中形成凹部圖 案；蝕刻以將該凹部圖案轉移於該第一介電層中；蝕刻以移除剩餘嵌段共聚物材料層；以及於該圖案化之第一介電層之上沉積金屬-絕緣體-金屬(MIM)電容器。在若干情況中，該圖案化之第一介電層具有實質上波狀輪廓，且該MIM電容器實質上共形於該輪廓。在若干範例中，該嵌段共聚物材料包含聚(苯乙烯-嵌段-甲基丙烯酸甲酯)、聚(苯乙烯-嵌段-環氧乙烷)、聚(苯乙烯-嵌段-丙交酯)、聚(環氧丙烷-嵌段-苯乙烯-共-4-乙烯基吡啶)、聚(苯乙烯-嵌段-4-乙烯基吡啶)、聚(苯乙烯-嵌段-二甲基矽氧烷)、聚(苯乙烯-嵌段-甲基丙烯酸酯)、聚(甲基丙烯酸甲酯-嵌段-正壬基丙烯酸酯)、及/或其組合之至少一者。
本發明之另一示例實施例提供一種形成積體電路之方法，該方法包括沉積第一介電層；於該第一介電層之上沉積犧牲層；以非減損程序處理該犧牲層以致使其黏聚，其中，該犧牲層之黏聚導致合併體之圖案其間具有凹部；蝕刻以將該圖案轉移於該第一介電層中；蝕刻以移除該犧牲層；以及於該圖案化之第一介電層之上沉積金屬-絕緣體-金屬(MIM)電容器。在若干範例中，該犧牲層之黏聚發生於約100至450℃範圍之溫度。在若干示例情況中，該犧牲層包含銅(Cu)、銀(Ag)、矽(Si)、鍺(Ge)、鉑(Pt)、二氧化矽(SiO2)上聚苯乙烯、及/或其組合之至少一者。在若干情況中，該圖案化之第一介電層具有實質上波狀輪廓，且該MIM電容器實質上共形 於該輪廓。
為描繪及說明之目的，已呈現本發明之實施例的上述說明。其非意圖為詳盡或侷限本發明於所揭露之準確形式。按照此揭露可實施許多修改及變化。希望本發明之範圍不侷限於此詳細說明，而係限於下列申請專利範圍。
100‧‧‧積體電路
110‧‧‧絕緣體材料層
120‧‧‧互連
130、160‧‧‧鈍化層
200‧‧‧金屬-絕緣體-金屬電容器

Claims (20)

  1. 一種形成積體電路之方法，該方法包含：沉積第一介電層；於該第一介電層上沉積硬遮罩層；於該硬遮罩層上沉積自組織材料之犧牲遮罩層；圖案化該犧牲遮罩層，其中，該圖案化包括非減損程序，其致使該犧牲遮罩層聚結為隔離島狀物；使用被圖案化之該犧牲遮罩層來圖案化該第一介電層；以及於被圖案化之該第一介電層上沉積金屬-絕緣體-金屬(MIM)電容器。
  2. 如申請專利範圍第1項之方法，其中，該非減損程序包括加熱該犧牲遮罩層至約100至450℃範圍之溫度。
  3. 如申請專利範圍第1項之方法，其中，在使用被圖案化之該犧牲遮罩層圖案化該第一介電層之後，該方法進一步包含：移除剩餘的該犧牲遮罩層。
  4. 如申請專利範圍第1項之方法，其中，該犧牲遮罩層包含銅(Cu)、銀(Ag)、矽(Si)、鍺(Ge)、鉑(Pt)及二氧化矽(SiO2)上聚苯乙烯之至少一者。
  5. 如申請專利範圍第1項之方法，其中，圖案化該犧牲遮罩層不需要任何蝕刻。
  6. 如申請專利範圍第1項之方法，其中，該MIM電 容器包含：形成於該第一介電層上之第一導電層；形成於該第一導電層上之第二介電層；以及形成於該第二介電層上之第二導電層。
  7. 如申請專利範圍第6項之方法，其中，該第一導電層及該第二導電層之至少一者包含鈦(Ti)、氮化鈦(TiN)及鉭(Ta)之至少一者。
  8. 如申請專利範圍第6項之方法，其中，該第二介電層包含二氧化鋯(ZrO2)、五氧化鉭(Ta2O5)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、氧化鉿(HfO2)、氧化鑭(La2O3)及鈦酸鍶(SrTiO3)之至少一者。
  9. 如申請專利範圍第1項之方法，其中，在被圖案化之該第一介電層之上沉積該MIM電容器之後，該方法進一步包含：沉積第三介電層在該MIM電容器之上。
  10. 如申請專利範圍第9項之方法，其中，該第一介電層及該第三介電層之至少一者係鈍化層。
  11. 如申請專利範圍第1項之方法，其中，該硬遮罩層與該第一介電層共形。
  12. 如申請專利範圍第1項之方法，其中該硬遮罩層包含氮化矽(Si3N4)、二氧化矽(SiO2)、氮氧化矽(SiOxNy)、具有大於或等於約20%的Si濃度之富含矽(Si)聚合物及氮化鈦(TiN)之至少一者。
  13. 如申請專利範圍第1項之方法，其中，被圖案化 之該第一介電層具有實質上波狀輪廓，且該MIM電容器實質上共形於該輪廓。
  14. 如申請專利範圍第1項之方法，其中，被圖案化之該第一介電層具有實質上波狀輪廓，包括具有其本身為波狀之拓樸的至少一凹部。
  15. 一種積體電路，係由申請專利範圍第1項之方法形成。
  16. 一種行動計算裝置，包含申請專利範圍第15項之積體電路。
  17. 一種形成積體電路之方法，該方法包含：沉積第一介電層；於該第一介電層之上沉積犧牲層；以非減損程序處理該犧牲層以致使其黏聚，其中，該犧牲層之黏聚導致聚結體之圖案之間具有凹部；由蝕刻在該聚結體之間的該凹部，將該圖案轉移至該第一介電層中；移除該犧牲層；以及於被圖案化之該第一介電層之上沉積金屬-絕緣體-金屬(MIM)電容器。
  18. 如申請專利範圍第17項之方法，其中，該犧牲層之黏聚發生於約100至450℃範圍之溫度。
  19. 如申請專利範圍第17項之方法，其中，該犧牲層包含銅(Cu)、銀(Ag)、矽(Si)、鍺(Ge)、鉑(Pt)及二氧化矽(SiO2)上聚苯乙烯之至少一者。
  20. 如申請專利範圍第17項之方法，其中，被圖案化之該第一介電層具有實質上波狀輪廓，且該MIM電容器實質上共形於該輪廓。
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