TWI590381B - 半導體結構及其製作方法 - Google Patents

Description

半導體結構及其製作方法

本發明係關於一種半導體結構及其製作方法，特別係關於一種包含電容結構和通孔結構的半導體結構及其製作方法。

為了持續改善積體電路的的功能及效能，工業上已經在近期發展出使半導體裝置垂直互連的技術，一般為人所知的是三維堆疊技術(3-dimensional stacking technology)。典型地，在積體電路中，矽通孔(through-silicon-via，TSV)成為用來改善晶片效能的可行方法，並利用晶片上去耦電容(decoupling capacitor)作為電荷庫(charge reservoir)，能夠用於承受瞬時電流驟增(current surge)、抑制電源變動(power fluctuation)及預防與雜訊有關的電路衰退。

傳統的晶片上去耦電容可為平面式或是溝道式，由於溝道式電容具有比平面式電容更高的電容密度，這樣的優勢使得溝道式電容被普遍地運用在半導體裝置中，因此，同時形成溝道式電容和矽通孔的需求也隨之增加。然 而，由於複雜的製程，使得傳統的製作方法變得昂貴，舉例來說，在製作步驟中，常會需要使用犧牲層。

因此，需要一種包含電容結構和通孔結構的改良半導體結構和及製作方法。

本發明提供一種製作半導體結構的方法，此方法包含下列步驟，接收一基板，基板具有一上表面及一下表面；形成一第一凹槽從上表面向下表面延伸，第一凹槽具有一第一深度；形成一第二凹槽從上表面向下表面延伸，第二凹槽具有小於第一深度之一第二深度；形成一第一導電層於第一凹槽及第二凹槽中；形成一第一絕緣層於第一導電層上；形成一第二導電層於第一絕緣層上，第二導電層係藉由第一絕緣層與第一導電層隔離；以及從下表面薄化基板以暴露出第一凹槽中之第二導電層。

在本發明各種實施方式中，形成第一凹槽及第二凹槽係藉由雷射鑽孔(Laser drilling)、乾蝕刻或濕蝕刻進行。

在本發明各種實施方式中，乾蝕刻包含反應性離子蝕刻(Reactive ion etching，RIE)。

在本發明各種實施方式中，形成第一凹槽及形成第二凹槽包含以下步驟：形成一光阻層於上表面上，光阻層具有一第一開口及一第二開口，第二開口小於第一開口；以及通過第一開口蝕刻基板以形成第一凹槽，並通過第二開 口蝕刻基板以形成第二凹槽。

在本發明各種實施方式中，在從下表面薄化基板後，第二凹槽中之第一導電層暴露出來。

在本發明各種實施方式中，從下表面薄化基板停止於第二凹槽中之第一導電層暴露出來前。

在本發明各種實施方式中，從下表面薄化基板係藉由晶背研磨(Backside grinding)、化學機械研磨(Chemical mechanical polishing，CMP)或全面性蝕刻製程(Blanket etching process)進行。

在本發明各種實施方式中，第一凹槽之一第一尺寸大於第二凹槽之一第二尺寸。

在本發明各種實施方式中，形成第一導電層及第二導電層係藉由化學氣相沉積、原子層沉積、物理氣相沉積或電漿增強化學氣相沉積進行。

在本發明各種實施方式中，在形成第一導電層於第一凹槽及第二凹槽中前，進一步包含形成一第二絕緣層於第一凹槽及第二凹槽中。

在本發明各種實施方式中，形成第一絕緣層及第二絕緣層係藉由化學氣相沉積、原子層沉積、物理氣相沉積或電漿增強化學氣相沉積進行。

本發明提供一種半導體結構，包含：一基板，具有一上表面及一下表面；以及一通孔結構，貫穿過基板，通孔結構包含：一第一內導體；一第一外導體，環繞第一內導體，且與第一內導體共軸；以及一第一內絕緣體，位於第 一內導體與第一外導體間，第一內絕緣體從第一內導體及第一外導體暴露出來。

在本發明各種實施方式中，進一步包含一電容結構於基板中，電容結構包含：一第二內導體；一第二外導體，環繞第二內導體，且與第二內導體共軸；以及一第二內絕緣體，位於第二內導體與第二外導體間，其中第二外導體係藉由第二內絕緣體與第二內導體隔離。

在本發明各種實施方式中，基板具有一厚度，第一內絕緣體具有一高度等於厚度。

在本發明各種實施方式中，通孔結構之一第一尺寸大於電容結構之一第二尺寸。

在本發明各種實施方式中，進一步包含一上金屬層於上表面上，上金屬層與第二內導體及第二外導體接觸。

在本發明各種實施方式中，進一步包含一第一外絕緣體，分隔第一外導體與基板，以及一第二外絕緣體，分隔第二外導體與基板。

在本發明各種實施方式中，電容結構貫穿過基板。

在本發明各種實施方式中，進一步包含一上金屬層於上表面上，以及一下金屬層於下表面下，上金屬層與第二內導體接觸，下金屬層與第二外導體接觸。

在本發明各種實施方式中，進一步包含一第一外絕緣體，分隔第一外導體與基板，以及一第二外絕緣體， 分隔第二外導體與基板。

參考下面的描述和所附的專利請求範圍，本發明的這些和其他特徵、方面和優點將變得更好理解。

應該理解的是，前述的一般性描述和下列具體說明僅僅是示例性和解釋性的，並旨在提供所要求的本發明的進一步說明。

100‧‧‧半導體結構

110‧‧‧基板

112‧‧‧上表面

114‧‧‧下表面

116‧‧‧下表面

122‧‧‧第一凹槽

124‧‧‧第二凹槽

132‧‧‧第二絕緣層

132a‧‧‧第一外絕緣體

132b‧‧‧第二外絕緣體

134‧‧‧第一絕緣層

134a‧‧‧第一內絕緣體

134b‧‧‧第二內絕緣體

142‧‧‧第一導電層

142a‧‧‧第一外導體

142b‧‧‧第二外導體

144a‧‧‧第一內導體

144b‧‧‧第二內導體

150‧‧‧上絕緣層

152‧‧‧上金屬層

146a‧‧‧通孔結構

146b‧‧‧電容結構

160‧‧‧下金屬層

162‧‧‧下金屬層

200‧‧‧半導體結構

210‧‧‧基板

212‧‧‧上表面

214‧‧‧下表面

216‧‧‧下表面

232a‧‧‧第一外絕緣體

232b‧‧‧第二外絕緣體

234a‧‧‧第一內絕緣體

234b‧‧‧第二內絕緣體

242a‧‧‧第一外導體

242b‧‧‧第二外導體

244a‧‧‧第一內導體

244b‧‧‧第二內導體

250‧‧‧上絕緣層

252‧‧‧上金屬層

246a‧‧‧通孔結構

246b‧‧‧電容結構

T1‧‧‧厚度

T2‧‧‧厚度

d1‧‧‧第一深度

d2‧‧‧第二深度

D1‧‧‧第一尺寸

D2‧‧‧第二尺寸

為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下： 第1A~1J圖係根據各種實施方式之半導體結構在各種製作階段的剖面圖。

第2A~2B圖係根據各種實施方式之半導體結構在各種製作階段的剖面圖。

為了使本揭示內容之敘述更加詳盡與完備，可參照所附之圖式及以下所述各種實施例，圖式中相同之號碼代表相同或相似之元件。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細 節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

當一個元件被稱為『在…上』時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。

如同先前所述之問題，同時製作矽通孔和溝道式電容的傳統方法是複雜且昂貴的，因此，本發明提供一種包含電容結構和通孔結構的半導體結構及其製作方法，本發明的製作方法略過了使用犧牲層的步驟，並且，可以利用相同的蝕刻製程形成電容結構和通孔結構，使得製作方法的流程更為簡單且成本更低。

第1A~1J圖係根據各種實施方式之半導體結構在各種製作階段的剖面圖。如第1A圖所示，接收一基板110，基板110具有一上表面112及一下表面114，形成一第一凹槽122從上表面112向下表面114延伸，第一凹槽122具有一第一深度d1，形成一第二凹槽124從上表面112向下表面114延伸，第二凹槽124具有小於第一深度d1之一第二深度d2。

在各種實施方式中，基板110為矽晶圓或晶片，該基板可包含被動元件、例如：電阻器(resistor)、電容器(capacitor)或感應器(inductor)、主動元件，例如：N 通道場效電晶體(N-channel field effect transistor，NFET)、P通道場效電晶體(P-channel field effect transistor，PFET)、金屬氧化物半導體場效電晶體(Metal oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化物半導體場效電晶體、高電壓電晶體、和/或高頻率電晶體、其他適合的元件、和/或其組合。矽晶圓包含矽、矽鍺(SiGe)、矽鍺碳(SiGeC)或碳化矽之材料、層疊型半導體，例如：矽/矽鍺、或絕緣體上矽(silicon-on-insulator，SOI)。可以進一步得知的是，額外的特徵亦可以被加入基板110中。

在各種實施方式中，第一凹槽122及第二凹槽124係藉由雷射鑽孔、乾蝕刻或濕蝕刻形成。舉例來說，乾蝕刻包含反應性離子蝕刻(Reactive ion etching，RIE)。例如：低溫型深反應性離子蝕刻(cryogenic deep reactive ion etching)或博世深反應性離子蝕刻(Bosch deep reactive ion etching)。

在一實施方式中，第一凹槽122及第二凹槽124係由下列步驟所形成，形成一光阻層(未示出)於基板110之上表面112上，光阻層具有一第一開口及一第二開口，第二開口小於第一開口，接下來，通過第一開口蝕刻基板110以形成第一凹槽122，並通過第二開口蝕刻基板110以形成第二凹槽124。因為第一開口大於第二開口，如第1A圖所示，第一凹槽122之一第一尺寸D1大於第二凹槽124之一第二尺寸D2。舉例來說，藉由一乾蝕刻在基板110中蝕刻出第一 凹槽122及第二凹槽124，例如：乾蝕刻為反應性離子蝕刻。因此，由於第一開口大於第二開口，可以藉由反應性離子蝕刻延遲(RIE lag)控制第一凹槽122及第二凹槽124的深度。

在各種實施方式中，可以選擇性地形成焊接層(pad layer)於光阻層和基板110的上表面112之間，焊接層可以由任何適合的材料所組成，像是二氧化矽(SiO₂)或是氮化矽(Si₃N₄)。

如第1B圖所示，形成一第二絕緣層132於第一凹槽122及第二凹槽124中，接下來，在第一凹槽122及第二凹槽124中，形成一第一導電層142於第二絕緣層132上，因此，第二絕緣層132分隔第一導體層142與基板110以避免漏電流及降低寄生電容。在各種實施方式中，第二絕緣層132可以被省略。在各種實施方式中，第二絕緣層132係藉由化學氣相沉積(Chemical vapor deposition，CVD)、原子層沉積(Atomic layer deposition，ALD)、物理氣相沉積(Physical vapor deposition，PVD)或電漿增強化學氣相沉積(Plasma-enhanced chemical vapor deposition，PECVD)所形成，第二絕緣層132係由二氧化矽或氮化矽所構成。在各種實施方式中，第一導電層142係藉由CVD、ALD、PVD或PECVD所形成，第一導電層142係由任何適當的材料所構成，例如：鎢、鋁、銅、多晶矽或合金。

如第1C圖所示，係藉由研磨移除一部分的第二絕緣層132和一部分的第一導電層142，例如：化學機械研 磨(Chemical mechanical polishing，CMP)，以形成一第一外絕緣體132a及一第一外導體142a於第一凹槽122中，以及一第二外絕緣體132b及一第二外導體142b於第二凹槽124中。

如第1D圖所示，形成一第一絕緣層134於第一外絕緣體132a、第一外導體142a、第二外絕緣體132b、第二外導體142b及基板110上。接著研磨第一絕緣層134，以形成如第1E圖所示之一第一內絕緣體134a於第一凹槽122中，一第二內絕緣體134b於第二凹槽124中。接下來，形成一第二導電層於第一外絕緣體132a及第二內絕緣體134b上，再研磨第二導電層以形成一第一內導體144a於第一凹槽122中，以及一第二內導體144b於第二凹槽124中，因此，第一內導體144a係藉由第一內絕緣體134a與第一外導體142a隔離，第二內導體144b係藉由第二內絕緣體134b與第二外導體142b隔離。

詳細來說，第一外絕緣體132a環繞第一外導體142a，第一外導體142a環繞第一內絕緣體134a，第一內絕緣體134a環繞第一內導體144a。因此，第一內導體144a、第一內絕緣體134a、第一外導體142a及第一外絕緣體132a為共軸。相似地，第二外絕緣體132b環繞第二外導體142b，第二外導體142b環繞第二內絕緣體134b，第二內絕緣體134b環繞第二內導體144b。因此，第二內導體144b、第二內絕緣體134b、第二外導體142b及第二外絕緣體132b亦為共軸。

在各種實施方式中，第一絕緣層134係藉由CVD、ALD、PVD或PECVD所形成，第一絕緣層134係由二氧化矽或氮化矽所構成。在各種實施方式中，第二導電層係藉由CVD、ALD、PVD或PECVD所形成，第二導電層係由任何適當的材料所構成，例如：鎢、鋁、銅、多晶矽或合金。

如第1F圖所示，形成一上絕緣層150於基板110之上表面112，接下來，如第1G圖所示，圖案化上絕緣層150以形成多個開口，再填入一上金屬層152於這些開口中。值得注意的是，上金屬層152接觸第一內導體144a、第一內絕緣體134a、第一外導體142a、第一外絕緣體132a及第二內導體144b。

如第1H圖所示，從下表面114薄化基板110以暴露出基板110的一下表面116、第一內導體144a、第一內絕緣體134a、第一外導體142a、第一外絕緣體132a、第二外導體142b及第二外絕緣體132b，以形成一通孔結構146a及一電容結構146b。特別地，通孔結構146a包含第一內導體144a、第一內絕緣體134a、第一外導體142a及第一外絕緣體132a，並且具有第一尺寸D1。電容結構146b包含第二內導體144b、第二內絕緣體134b、第二外導體142b及第二外絕緣體132b，並且具有小於第一尺寸D1之第二尺寸D2。通孔結構146a及電容結構146b皆貫穿過基板110。值得注意的是，如第1H圖所示，第一內絕緣體134a從第一內導體144a及第一外導體142a暴露出來，且具有等同於基板110 的一厚度T1之一高度。此外，第一內絕緣體134a與基板110之上表面112及下表面116共平面。在電容結構146b中，第二內導體144b與第二外導體142b係被隔離開來。

換句話說，從下表面114薄化基板110以暴露出第一內導體144a以及第二外導體142b，亦即，從下表面114薄化基板110以暴露出第一凹槽122中之第二導電層以及第二凹槽124之第一導電層142。

在各種實施方式中，從下表面114薄化基板110係藉由晶背研磨、化學機械研磨或全面性蝕刻製程進行。

如第1I圖所示，形成一下絕緣層160於基板110之下表面116之下，接下來，如第1J圖所示，圖案化下絕緣層160以形成多個開口，再填入一下金屬層162於這些開口中。值得注意的是，下金屬層162接觸第一外絕緣體132a、第一外導體142a、第一內絕緣體134a、第一內導體144a、第二外絕緣體132b及第二外導體142b，因此，上金屬層152能夠透過通孔結構146a電性連接下金屬層162，而允許電流流過基板110。

第2A~2B圖係根據各種實施方式之半導體結構在各種製作階段的剖面圖。如第2A圖所示，接收一基板210，基板210具有一上表面212及一下表面214，第一外絕緣體232a環繞第一外導體242a，第一外導體242a環繞第一內絕緣體234a，第一內絕緣體234a環繞第一內導體244a。因此，第一內導體244a、第一內絕緣體234a、第一外導體242a及第一外絕緣體232a為共軸。相似地，第二外絕緣體 232b環繞第二外導體242b，第二外導體242b環繞第二內絕緣體234b，第二內絕緣體234b環繞第二內導體244b。因此，第二內導體244b、第二內絕緣體234b、第二外導體242b及第二外絕緣體232b亦為共軸。如第2A圖所示之上述結構的製作過程與第1A~1E圖所示之製作過程相同。

此外，在形成上絕緣層250於基板210的上表面212之後，如第2A圖所示，圖案化上絕緣層250以形成多個開口，再填入一上金屬層252於這些開口中。值得注意的是，上金屬層252接觸第一內導體244a、第一內絕緣體234a、第一外導體242a、第一外絕緣體232a、第二內導體244b及第二外導體242b，第二外導體242b係藉由第二內絕緣體234b與第二內導體244b隔離。

如第2B圖所示，從下表面214薄化基板210以暴露出基板210的一下表面216、第一內導體244a、第一內絕緣體234a、第一外導體242a、第一外絕緣體232a以形成一通孔結構246a及一電容結構246b。換句話說，從下表面214薄化基板210停止於第二內導體244b暴露出來前，更詳細地說，通孔結構246a包含第一內導體244a、第一內絕緣體234a、第一外導體242a及第一外絕緣體232a，並且具有第一尺寸D1。僅有通孔結構246a貫穿過基板210，值得注意的是，如第2B圖所示，第一內絕緣體234a從第一內導體244a及第一外導體242a暴露出來，且具有等同於基板210的一厚度T2之一高度。此外，第一內絕緣體234a與基板210之上表面212及下表面216共平面。

此外，電容結構246b包含第二內導體244b、第二內絕緣體234b、第二外導體242b及第二外絕緣體232b，並且具有小於第一尺寸D1之第二尺寸D2。在電容結構246b中，第二內導體244b與第二外導體242b係被隔離開來

此外，可形成一下絕緣層(未示出)於下表面216之下，接下來，圖案化下絕緣層以形成多個開口，再填入一下金屬層(未示出)於這些開口中。因此，上金屬層252能夠透過通孔結構246a電性連接下金屬層，而允許電流流過基板210。

雖然本發明已以實施方式揭露如上，以上所述僅為本發明之較佳實施例，並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之均等變化與修飾，皆應屬本發明之涵蓋範圍，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

110‧‧‧基板

112‧‧‧上表面

116‧‧‧下表面

132a‧‧‧第一外絕緣體

132b‧‧‧第二外絕緣體

134a‧‧‧第一內絕緣體

134b‧‧‧第二內絕緣體

142a‧‧‧第一外導體

142b‧‧‧第二外導體

144a‧‧‧第一內導體

144b‧‧‧第二內導體

150‧‧‧上絕緣層

152‧‧‧上金屬層

146a‧‧‧通孔結構

146b‧‧‧電容結構

160‧‧‧下金屬層

162‧‧‧下金屬層

Claims (19)

1. 一種製作半導體結構的方法，包含：接收一基板，該基板具有一上表面及一下表面；形成一第一凹槽從該上表面向該下表面延伸，該第一凹槽具有一第一深度；形成一第二凹槽從該上表面向該下表面延伸，該第二凹槽具有小於該第一深度之一第二深度；形成一第一導電層於該第一凹槽及該第二凹槽中；形成一第一絕緣層於該第一導電層上；形成一第二導電層於該第一絕緣層上，該第二導電層係藉由該第一絕緣層與該第一導電層隔離；以及從該下表面薄化該基板以暴露出該第一凹槽中之該第二導電層。
2. 如請求項1所述之方法，其中形成該第一凹槽及該第二凹槽係藉由雷射鑽孔、乾蝕刻或濕蝕刻進行。
3. 如請求項2所述之方法，其中該乾蝕刻包含反應性離子蝕刻。
4. 如請求項1所述之方法，其中形成該第一凹槽及形成該第二凹槽包含：形成一光阻層於該上表面上，該光阻層具有一第一開口及一第二開口，該第二開口小於該第一開口；以及通過該第一開口蝕刻該基板以形成該第一凹槽，並通 過該第二開口蝕刻該基板以形成該第二凹槽。
5. 如請求項1所述之方法，其中在從該下表面薄化該基板後，該第二凹槽中之該第一導電層暴露出來。
6. 如請求項1所述之方法，其中從該下表面薄化該基板停止於該第二凹槽中之該第一導電層暴露出來前。
7. 如請求項1所述之方法，其中從該下表面薄化該基板係藉由晶背研磨、化學機械研磨或全面性蝕刻製程進行。
8. 如請求項1所述之方法，其中該第一凹槽之一第一尺寸大於該第二凹槽之一第二尺寸。
9. 如請求項1所述之方法，其中形成該第一導電層及該第二導電層係藉由化學氣相沉積、原子層沉積、物理氣相沉積或電漿增強化學氣相沉積進行。
10. 如請求項1所述之方法，在形成該第一導電層於該第一凹槽及該第二凹槽中前，進一步包含形成一第二絕緣層於該第一凹槽及該第二凹槽中。
11. 如請求項10所述之方法，其中形成該第 一絕緣層及該第二絕緣層係藉由化學氣相沉積、原子層沉積、物理氣相沉積或電漿增強化學氣相沉積進行。
12. 一種半導體結構，包含：一基板，具有一上表面及一下表面；以及一通孔結構，貫穿過該基板，該通孔結構包含：一第一內導體；一第一外導體，環繞該第一內導體，且與該第一內導體共軸；以及一第一內絕緣體，位於該第一內導體與該第一外導體間，該第一內絕緣體將該第一內導體與該第一外導體隔離，其中該基板更包含一電容結構，該電容結構包含：一第二內導體；一第二外導體，環繞該第二內導體，且與該第二內導體共軸；以及一第二內絕緣體，位於該第二內導體與該第二外導體間，其中該第二外導體係藉由該第二內絕緣體與該第二內導體隔離。
13. 如請求項12所述之半導體結構，其中該基板具有一厚度，該第一內絕緣體具有一高度等於該厚度。
14. 如請求項12所述之半導體結構，其中該通孔結構之一第一尺寸大於該電容結構之一第二尺寸。
15. 如請求項12所述之半導體結構，進一步包含一上金屬層於該上表面上，該上金屬層與該第二內導體及該第二外導體接觸。
16. 如請求項12所述之半導體結構，進一步包含一第一外絕緣體，分隔該第一外導體與該基板，以及一第二外絕緣體，分隔該第二外導體與該基板。
17. 如請求項12所述之半導體結構，其中該該電容結構貫穿過該基板。
18. 如請求項17所述之半導體結構，進一步包含一上金屬層於該上表面上，以及一下金屬層於該下表面下，該上金屬層與該第二內導體接觸，該下金屬層與該第二外導體接觸。
19. 如請求項17所述之半導體結構，進一步包含一第一外絕緣體，分隔該第一外導體與該基板，以及一第二外絕緣體，分隔該第二外導體與該基板。