TWI462175B - 調整半導體基板槽深的製造方法 - Google Patents

Description

調整半導體基板槽深的製造方法

本發明是有關一種半導體的製造方法，且特別是有關於一種調整半導體基板槽深的製造方法。

現今半導體元件越做越小，使得基板於蝕刻形成溝槽時，容易因圖形間距較小或氧化層接觸窗的面積較小，令基板於蝕刻時的反應物或帶能量的離子不易接觸到底部，或者反應的產物無法順利排出，使得蝕刻速率降低。此現象即為所謂的微負載效應(Micro loading Effect)。

如圖1和圖2所示，半導體基板1a上形成有遮蔽層2a，所述遮蔽層2a形成有至少兩種不同大小的間距d1、d2。當半導體基板1a進行蝕刻時，較小間距d1所對應的半導體基板1a以及較大間距d2所對應的半導體基板1a將分別蝕刻形成深淺不一的溝槽t1、t2，亦即，所述溝槽t1、t2的深度具有一差值h。更詳細的說，較小間距d1所對應的半導體基板1a因微負載效應之影響，使其蝕刻所形成的溝槽t1深度較淺。

對於生產製造商而言，如何避免半導體基板因微負載效應而造成蝕刻深度不一的問題，已成為現今所欲解決的重要課題之一。

本發明實施例在於提供一種調整半導體基板槽深的製造方法，其能有效減緩因微負載效應而造成之影響。

本發明實施例提供一種調整半導體基板槽深的製造方法，其步驟包括：成形一圖案化遮蔽層於一半導體基板上 ，該圖案化遮蔽層包含數個遮蔽體，且該些遮蔽體界定出兩種大小不同的間距；成形一緩衝層於該半導體基板上且位於該些遮蔽體所界定出的間距內，位於較大間距內的該緩衝層定義為一寬緩衝層，位於較小間距內的該緩衝層定義為一窄緩衝層，該窄緩衝層的厚度薄於該寬緩衝層的厚度；以及實施乾式蝕刻以使該半導體基板對應於該寬緩衝層與該窄緩衝層的部位成形有數個溝槽；其中，於該寬緩衝層與該窄緩衝層進行乾式蝕刻時，該窄緩衝層將先於該寬緩衝層被移除，使該窄緩衝層所對應的該半導體基板部位先於該寬緩衝層所對應的該半導體基板部位被蝕刻。

較佳地，該緩衝層為二氧化矽層，於該寬緩衝層與該窄緩衝層進行乾式蝕刻時，乾式蝕刻所使用的氣體為鹵化氫氣體。

進一步地，當該窄緩衝層被移除時，調整乾式蝕刻的蝕刻選擇比，使該窄緩衝層所對應的該半導體基板部位的蝕刻速率增加，並且使該寬緩衝層的蝕刻速率降低。

更進一步地，該緩衝層為二氧化矽層，當該窄緩衝層被移除時，將乾式蝕刻使用的氣體調整為碳氟化合物氣體，以調整乾式蝕刻的蝕刻選擇比。

較佳地，該窄緩衝層所對應的該半導體基板部位先被蝕刻至一預定深度後，該寬緩衝層被移除，並且該寬緩衝層所對應的該半導體基板部位開始被蝕刻。

較佳地，該預定深度大致等於一差值，該差值為未形成有該緩衝層時，該些遮蔽體所界定出的兩種大小不同間距，其所對應的該半導體基板部位各自蝕刻所形成的溝槽深度差。

進一步地，當該寬緩衝層與該窄緩衝層所對應之該半導體基板部位，其各自蝕刻所形成的該些溝槽深度大致相等時，停止乾式蝕刻。

較佳地，該圖案化遮蔽層的成形方法包含步驟如下，於該半導體基板上形成一遮蔽層，且於該遮蔽層上形成有一圖案化光阻層，其後，進行蝕刻且藉由該圖案化光阻層之阻擋，以使該遮蔽層成形該圖案化遮蔽層。

較佳地，該遮蔽層包含有一硬遮罩層、一氧化層、及一含碳層，該硬遮罩層設置於該半導體基板上，該氧化層設置於該硬遮罩層上，該含碳層設置於該氧化層。

較佳地，該硬遮罩層為氮化矽或氮化氧矽所組成。

綜上所述，本發明實施例所提供的製造方法中，於實施乾式蝕刻時，可藉由厚度不一的寬緩衝層與窄緩衝層，使其各自對應的半導體基板部位所受到的蝕刻時間不同，，進而達到調整半導體基板的溝槽深度的效果。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

〔較佳實施例〕

請參閱圖3至圖8，其為本發明的較佳實施例，其中，圖3為本發明實施例的步驟流程圖，圖4至圖8為本發明實施例的平面示意圖。

復參照圖3且對應圖4至圖8所示，本發明為一種調整半導體基板槽深的製造方法，其實施步驟大致如下所述 。

如圖4所示，其為步驟S101與步驟S102之示意圖。首先，步驟S101為：實施沉積製程於一半導體基板1上以形成一遮蔽層2，所述遮蔽層2於本實施例中包含有一硬遮罩層21、一氧化層22、及一含碳層23，但於實際應用時，遮蔽層2之組成並不以上述為限。

其中，上述硬遮罩層21設置於所述半導體基板1上，而氧化層22設置於所述硬遮罩層21上，含碳層23設置於所述氧化層22上。

此外，所述半導體基板1之材料選擇可為磊晶層、矽、砷化鎵、氮化鎵、應變矽、矽化鍺、碳化矽、鑽石或其他材料。而所述硬遮罩層21之材料選擇可為可為氮化矽(SiN)、氮化氧矽(SiON)、或其他合適材料。

而所述之沉積製程可為物理氣相沉積(Physical Vapor Deposition，PVD)製程或化學氣相沉積(Chemical Vapor Deposition，CVD)製程。但於實際應用時，並不以上述製程種類為限。

再者，步驟S102為：於所述遮蔽層2上形成有一圖案化光阻層3，所述圖案化光阻層3界定出至少兩種大小不同的間距D1、D2，於本實施例中，間距的尺寸以兩種為例，且間距D1小於間距D2。

其中，由於圖案化光阻層3之形成為半導體領域之技術人員經常使用之習知技術手段，故，在此不詳述其細部的成形步驟。

如圖5所示，其為步驟S103與步驟S104之示意圖。步驟S103為：實施乾式蝕刻，於乾式蝕刻的過程中，藉由 圖案化光阻層3之阻擋，以使所述遮蔽層2成形為一圖案化遮蔽層4。所述圖案化遮蔽層4包含數個遮蔽體41，且該些遮蔽體41的彼此距離亦形成間距D1、D2(等同於圖案化光阻層3的間距D1、D2)。

接下來，實施步驟S104：其係為進行濕式蝕刻以去除圖案化光阻層3。

其中，所述乾式蝕刻包含物理性蝕刻，如：濺擊蝕刻(Sputter Etching)、離子束蝕刻(Ion Beam Etching)；化學性蝕刻，如：電漿蝕刻(Plasma Etching)；及物理、化學複合蝕刻，如：反應性離子蝕刻(Reactive Ion Etching，RIE)。於實施乾式蝕刻時，操作者可依需求選擇合適的乾式蝕刻類型。

如圖6所示，其為步驟S105之示意圖。步驟S105為：實施沉積製程以成形一緩衝層5於所述半導體基板1上，且緩衝層5位於該些遮蔽體41之間。其中，所述緩衝層5可為氧化層，而於本實施例中，緩衝層5以二氧化矽層(SiO₂ )為例，但不受限於此。

再者，所述緩衝層5可依其寬度不同進行分類，亦即，將位於間距D1之兩遮蔽體41間的緩衝層5定義為一窄緩衝層51；並且，將位於間距D2之兩遮蔽體41間的緩衝層5定義為一寬緩衝層52。

其中，上述窄緩衝層51以及寬緩衝層52的厚度可依實際操作情況進行調整。更詳細的說，當窄緩衝層51以及寬緩衝層52所處的間距D1、D2寬度越小時，窄緩衝層51以及寬緩衝層52所成形的厚度越薄。

如圖7所示，其為步驟S106之示意圖。步驟S106為 ：實施乾式蝕刻，以使上述半導體基板1對應於所述窄緩衝層51以及寬緩衝層52的部位，成形有數個溝槽T1、T2。

其中，請參閱圖7A，於所述窄緩衝層51與寬緩衝層52進行乾式蝕刻時，由於窄緩衝層51的厚度較薄，因此，窄緩衝層51將先被移除，使其所對應的半導體基板1部位先被蝕刻。此時，可調整乾式蝕刻的蝕刻選擇比。亦即，藉由調整蝕刻用的材料(如：氣體)，以使蝕刻上述窄緩衝層51所對應的半導體基板1部位速率增加，並且降低寬緩衝層52的蝕刻速率。

更詳細的說，如圖7A和圖7B所示，以窄緩衝層51與寬緩衝層52的厚度差異，來使窄緩衝層51所對應的半導體基板1部位先行蝕刻至預定深度H，其後，當寬緩衝層52被移除，所述寬緩衝層52所對應的半導體基板1部位開始進行乾式蝕刻。並且，當所述窄緩衝層51與寬緩衝層52所對應之半導體基板1部位，其各自蝕刻所形成的該些溝槽T1、T2深度大致相等時，停止乾式蝕刻。

此外，上述預定深度H可依據所受到的微負載效應之影響而變化。亦即，當未形成有緩衝層5時，所述遮蔽體41之間的間距D1、D2所對應之半導體基板1部位，其各自蝕刻所形成的溝槽深度具有一差值(相當於圖2所示的差值h)。所述預定深度H大致等於上述差值。

藉此，經由實施上述步驟(S101~S106)，即可有效調整半導體基板1的溝槽T1、T2深度，以令半導體基板1的所有溝槽T1、T2深度大致相等。

再者，於窄緩衝層51與寬緩衝層52進行乾式蝕刻時 ，乾式蝕刻所使用的氣體可為鹵化氫氣體(如：HCl₃ 、HCl₂ 、HBr)。而當窄緩衝層51先被移除，欲調整乾式蝕刻的蝕刻選擇比，以使蝕刻上述窄緩衝層51所對應的半導體基板1部位速率增加時，乾式蝕刻所使用的氣體可為碳氟化合物氣體(如：CF₄ 、CHF₃ 、C₄ F₆ )。

〔實施例的功效〕

根據本發明實施例，上述緩衝層5依所處位置的間距D1、D2大小不同，以形成厚度不一的窄緩衝層51與寬緩衝層52，藉以於實施乾式蝕刻時，有效減緩因微負載效應而造成之影響，達到調整半導體基板1的溝槽T1、T2深度的效果，進而令半導體基板1的所有溝槽T1、T2深度大致相等。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

〔習知〕

1a‧‧‧半導體基板

2a‧‧‧遮蔽層

d1、d2‧‧‧間距

t1、t2‧‧‧溝槽

h‧‧‧差值

〔本發明〕

1‧‧‧半導體基板

2‧‧‧遮蔽層

21‧‧‧硬遮罩層

22‧‧‧氧化層

23‧‧‧含碳層

3‧‧‧圖案化光阻層

4‧‧‧圖案化遮蔽層

41‧‧‧遮蔽體

5‧‧‧緩衝層

51‧‧‧窄緩衝層

52‧‧‧寬緩衝層

D1、D2‧‧‧間距

T1、T2‧‧‧溝槽

H‧‧‧預定深度

圖1為習知半導體基板上的遮蔽層形成有兩種不同大小間距的平面示意圖；圖2為習知半導體基板因微負載效應之影響所蝕刻形成的溝槽平面示意圖。圖3為本發明調整半導體基板槽深的製造方法的步驟流程圖；圖4為本發明調整半導體基板槽深的製造方法步驟S101與步驟S102之平面示意圖；圖5為本發明調整半導體基板槽深的製造方法步驟S103與步驟S104之平面示意圖； 圖6為本發明調整半導體基板槽深的製造方法步驟S105之平面示意圖；圖7為本發明調整半導體基板槽深的製造方法步驟S106之平面示意圖；圖7A為本發明調整半導體基板槽深的製造方法於實施步驟S106時之平面示意圖；及圖7B為本發明調整半導體基板槽深的製造方法於實施步驟S106時之另一平面示意圖。

1‧‧‧半導體基板

4‧‧‧圖案化遮蔽層

41‧‧‧遮蔽體

5‧‧‧緩衝層

52‧‧‧寬緩衝層

D1、D2‧‧‧間距

T1‧‧‧溝槽

Claims (8)

1. 一種調整半導體基板槽深的製造方法，其步驟包括：於一半導體基板上形成一遮蔽層，且於該遮蔽層上形成有一圖案化光阻層；其中，該遮蔽層包含有一硬遮罩層、一氧化層、及一含碳層，該硬遮罩層設置於該半導體基板上，該氧化層設置於該硬遮罩層上，該含碳層設置於該氧化層；進行蝕刻且藉由該圖案化光阻層之阻擋，以使該遮蔽層成形一圖案化遮蔽層於該半導體基板上，該圖案化遮蔽層包含數個遮蔽體，且該些遮蔽體界定出兩種大小不同的間距；成形一緩衝層於該半導體基板上且位於該些遮蔽體所界定出的間距內，位於較大間距內的該緩衝層定義為一寬緩衝層，位於較小間距內的該緩衝層定義為一窄緩衝層，該窄緩衝層的厚度薄於該寬緩衝層的厚度；以及實施乾式蝕刻以使該半導體基板對應於該寬緩衝層與該窄緩衝層的部位成形有數個溝槽；其中，於該寬緩衝層與該窄緩衝層進行乾式蝕刻時，該窄緩衝層將先於該寬緩衝層被移除，使該窄緩衝層所對應的該半導體基板部位先於該寬緩衝層所對應的該半導體基板部位被蝕刻。
2. 如申請專利範圍第1項所述之調整半導體基板槽深的製造方法，其中，該緩衝層為二氧化矽層，於該寬緩衝層與該窄緩衝層進行乾式蝕刻時，乾式蝕刻所使用的氣體為鹵化氫氣體。
3. 如申請專利範圍第1項所述之調整半導體基板槽深的製造方法，其中，當該窄緩衝層被移除時，調整乾式蝕刻的蝕刻選擇比，使該窄緩衝層所對應的該半導體基板部位的蝕刻速率增加，並且使該寬緩衝層的蝕刻速率降低。
4. 如申請專利範圍第3項所述之調整半導體基板槽深的製造方法，其中，該緩衝層為二氧化矽層，當該窄緩衝層被移除時，將乾式蝕刻使用的氣體調整為碳氟化合物氣體，以調整乾式蝕刻的蝕刻選擇比。
5. 如申請專利範圍第1項所述之調整半導體基板槽深的製造方法，其中，該窄緩衝層所對應的該半導體基板部位先被蝕刻至一預定深度後，該寬緩衝層被移除，並且該寬緩衝層所對應的該半導體基板部位開始被蝕刻。
6. 如申請專利範圍第5項所述之調整半導體基板槽深的製造方法，其中，該預定深度大致等於一差值，該差值為未形成有該緩衝層時，該些遮蔽體所界定出的兩種大小不同間距，其所對應的該半導體基板部位各自蝕刻所形成的溝槽深度差。
7. 如申請專利範圍第5項所述之調整半導體基板槽深的製造方法，其中，當該寬緩衝層與該窄緩衝層所對應之該半導體基板部位，其各自蝕刻所形成的該些溝槽深度大致相等時，停止乾式蝕刻。
8. 如申請專利範圍第1項所述之調整半導體基板槽深的製造方法，其中，該硬遮罩層為氮化矽或氮化氧矽所組成。