TWI588939B - A silicon through hole etching method - Google Patents

Description

一種矽通孔蝕刻方法

本發明涉及半導體製造技術領域，尤其涉及一種深矽通孔蝕刻方法。

近年來，電腦、通訊、汽車電子、航空航太工業和其他消費類產品對微電子封裝提出了更高的要求，即更小、更薄、更輕、高可靠、多功能、低功耗和低成本，需要在矽晶圓上製備出許多垂直互連通孔來實現不同晶片之間的電互連，矽通孔蝕刻工藝逐漸成為微納加工領域的一個重要技術。而隨著微電子機械器件和微電子機械系統(Micro Electromechanical System，MEMS)越來越廣泛的應用於汽車和電費電子等領域，以及TSV(Through Silicon Via)通孔蝕刻技術在未來封裝領域的廣闊前景，深矽蝕刻工藝逐漸成為MEMS製造領域和TSV技術中最炙手可熱的工藝之一。

矽通孔蝕刻工藝是一種採用等離子體(plasma)蝕刻的深矽蝕刻工藝，相對於一般的矽蝕刻工藝，其主要區別在於：蝕刻深度遠大於一般的矽蝕刻工藝。一般的矽蝕刻工藝的蝕刻深度通常小於1微米(μm)，而深矽蝕刻工藝的蝕刻深度則為幾十微米甚至上百微米，具有很大的深寬比。因此，為獲得良好的深孔形貌，需要蝕刻去除深度為幾十甚至上百微米的 矽材料，就要求深矽蝕刻工藝具有更快的蝕刻速率，更高的選擇比和更大的深寬比。深矽蝕刻工藝也廣泛應用在SOI(silicon on insulator)結構上，深矽蝕刻工藝需要從掩膜層向下蝕刻一定深度，如大於10μm，或者40-100μm直到暴露出底部的絕緣材料層。如圖2所示為典型的在利用深矽蝕刻工藝對SOI材料層進行蝕刻時形成的結構圖。圖2中待蝕刻材料層1底部包括絕緣材料層3，頂部包括掩膜層2，掩膜層2上包括圖形化的開口。其中待蝕刻材料層為晶體矽，掩膜層可以是氧化矽或者其它可以作為掩膜的材料，底部的絕緣材料層3可以是氧化矽或者氮化矽或者有機聚合物等其它絕緣材料。在等離子蝕刻過程中掩膜層頂部會積累大量電子形成負電荷的鞘層，同時入射的部分帶正電離子也會吸附在蝕刻通孔側壁，由於底部是絕緣材料層所以這些電荷無法被有效導走，會隨著等離子處理的持續逐漸積累。在掩膜層表面負電荷分佈不夠均勻或者蝕刻通孔側壁正電荷分佈不均勻的情況下，從上方等離子體中入射的正離子會受到這些不對稱電場的影響而偏離原來垂直入射的方向，入射軌跡會發生傾斜。這種入射軌跡的傾斜在通孔底部區域最明顯，傾斜入射的離子會撞擊底部側壁形成凹口4，這些凹口又(稱notch)需要被消除，否則會嚴重影響最終加工完成時的器件性能。現有技術提出用如圖3所示的脈衝形的偏置射頻電源功率，施加到下電極的射頻功率包括高功率階段A和低功率階段B，其中低功率階段可以是零功率輸出也就是關閉功率輸出，也可以是遠低於高功率輸出數值的一種功率輸出。應用這種高低切換的脈衝形功率輸出方法可以明顯減小Notch現象的發生，但是採用這種方法後凹口雖然明顯減小，但是仍然部分存在。

所以業界需要一種新的蝕刻方法，能夠完全消除這些通孔底 部側壁的凹口，同時保證蝕刻速率不會降低。

本發明解決的問題是提供一種矽通孔蝕刻方法，包括：放置待處理基片到反應腔內的基座上，所述待處理基片上包括絕緣材料層和位於絕緣材料層上方的矽材料層，矽材料層上方還包括圖形化的掩膜層開口；通入反應氣體到所述反應腔，施加源射頻功率到所述反應腔內，形成等離子體，從圖形化掩膜層開口向下蝕刻形成矽通孔；通過一個偏置射頻電源輸出偏置射頻功率到所述基座，用以調節所述等離子體中的離子入射到基片上的能量；其中，包括至少一個階段中偏置射頻功率呈脈衝型，其輸出功率在高功率輸出步驟和低功率輸出步驟之間切換，所述偏置射頻功率脈衝的占空比低於10%。較佳地，所述偏置射頻功率脈衝占空比低於5%，以徹底消除蝕刻通孔側壁的凹口。

其中所述待處理基片上從圖形化的掩膜層開口向下蝕刻矽材料層直到底部的絕緣材料層，其中從所述開口到底部絕緣材料層的矽通孔深度大於10μm。

其中矽通孔蝕刻包括第一蝕刻階段，從所述掩膜層開口向下蝕刻到第一深度，偏置射頻功率脈衝的占空比大於10%；完成第一蝕刻階段後進入第二蝕刻階段向下蝕刻，從所述第一深度蝕刻到底部絕緣材料層，偏置射頻功率脈衝的占空比小於10%。這樣在保證第一蝕刻階段蝕刻速率的同時避免了蝕刻孔側壁凹口的出現。其中第一深度大於所述整個矽通孔深度的2/3。

其中在第一蝕刻階段中偏置射頻功率脈衝的高功率輸出步 驟輸出第一功率，第二蝕刻階段中偏置射頻功率脈衝的高功率輸出步驟輸出第二功率，第一功率第一所述第二功率。這樣即使在超低占空比蝕刻階段仍能保證足夠的蝕刻速率。

其中還包括匹配頻率獲取步驟，在匹配頻率獲取步驟中設置偏置射頻電源的輸出功率在高功率輸出步驟和低功率輸出步驟之間切換，調節所述偏置射頻電源的輸出頻率以獲得匹配所述高功率輸出步驟和第功率輸出步驟的多個匹配頻率，在從圖形化掩膜層開口向下蝕刻形成矽通孔過程中，偏置射頻電源的輸出頻率在所述多個匹配頻率之間切換。這樣能夠保證在超低占空比情況下仍能夠有效的實現阻抗匹配，射頻功率能在時間非常短的高功率輸出步驟中被饋送入反應腔，形成穩定的等離子體。

其中偏置射頻電源內包括射頻功率發生器和一個內置脈衝信號源，還包括一個外置脈衝信號源，一個切換開關選擇性的聯通所述內置脈衝信號源或外置脈衝信號源的輸出信號到所述射頻功率發生器。所述內置脈衝信號源輸出脈衝信號的占空比為10%-100%之間，外置脈衝信號源的輸出脈衝信號占空比為0.1%-10%之間。本發明專門設計優化了脈衝信號產生機構，以適應特殊需求，能夠更有效地在本發明超低占空比蝕刻模式下和普通占空比蝕刻模式間自由切換。

1‧‧‧待蝕刻材料層

2‧‧‧掩膜層

3‧‧‧絕緣材料層

4‧‧‧凹口

100‧‧‧等離子反應腔

105‧‧‧調節環

110‧‧‧氣體源

120‧‧‧基座

121‧‧‧靜電夾盤

122‧‧‧基片

130‧‧‧氣壓閥

40‧‧‧偏置射頻電源

41‧‧‧輸出端

42‧‧‧內置脈衝信號源

44‧‧‧外置脈衝信號源

46‧‧‧選擇開關

48‧‧‧低頻射頻電源

50‧‧‧匹配電路

A‧‧‧高功率輸出階段

B‧‧‧低功率輸出階段

圖1是本發明等離子蝕刻裝置的結構示意圖。

圖2是現有技術深矽蝕刻工藝對SOI材料層進行蝕刻時形成的結構圖。

圖3是現有技術偏置射頻電源輸出功率示意圖。

圖4是本發明偏置射頻電源輸出功率示意圖。

圖5是本發明偏置射頻電源結構圖。

請參考圖1本發明等離子蝕刻裝置結構，本發明等離子蝕刻裝置包括等離子反應腔100，反應腔100內包括基座120，基座120內包括下電極。基座120頂部固定有靜電夾盤121，靜電夾盤121上設置有待處理基片122，一個調節環105圍繞在靜電夾盤121或者基片122週邊，通過對調節環105材料和形狀、尺寸的設計可以改善基片122邊緣區域的電場分佈，實現對蝕刻均勻性的改善。反應腔100頂部包括絕緣材料製成的絕緣窗實現對反應腔100頂部的密封。絕緣窗上方包括至少一組電感線圈，通過導線連接到一個高頻射頻電源，用於形成並維持高濃度的等離子體，高頻電源輸出13Mhz的射頻能量到反應腔100內。反應腔100頂部還包括一個反應氣體噴口，該噴口通過管道和閥門連接氣體源110，除了圖1中所示的供氣結構，實際蝕刻中還可以包括多種反應氣體源(SF6、C4F8、Ar)通過閥門網路供應反應氣體到反應腔100內，或者在反應氣體不需要通入反應腔100時通過閥門網路直接將反應氣體通過旁路管道排放到氣壓閥130下游的排氣管道中。一個偏置射頻電源40通過導線連接到一個匹配電路50，匹配電路50內 具有可變阻抗，經過匹配電路50調節後的射頻能量被輸出到基座120的下電極，通過調節偏置射頻電源40的功率大小調節入射到基片122表面的等離子體的能量大小。本發明除了可以用於圖1所示的電感耦合等離子反應器(ICP)外，也可以應用於電容耦合的等離子反應器(CCP)，這些反應器類型的選擇屬於公知技術，在此不再贅述。

如圖3所示的現有技術利用傳統的脈衝型射頻電源輸出到下電極，其占空比(英文：Duty Ratio，本實施例中，即A階段時長占整個處理步驟A+B時間長度比例)一般選用10-90%，部分文獻中也有記載5%-95%，但是實際使用中，偏置射頻電源的功率輸出脈衝占空比沒有選用低於10%的。因為傳統認為占空比越小則輸入功率越小，因此蝕刻速率越低，而且，由於高功率輸出階段A的時間很短，馬上進入低功率輸出階段B會造成等離子熄滅或者轉入低功率輸出段B時等離子狀態的不穩定，增加等離子處理參數調節難度。而通過調節脈衝偏置射頻電源的輸出功率會相對穩定的多。所以現有技術通常在消除Notch現象時會在10%-90%範圍內選擇占空比再通過調節輸出功率或者脈衝頻率來進一步改善。由於這一技術原因所以現有市場上配套的商業化的脈衝型射頻電源可選的占空比都在10%-90%，要超出這個範圍就需要等離子蝕刻裝置生產商自行改裝。

發明人研究發現在其它輸出功率或者脈衝頻率不變的情況下採用超低占空比，例如低於5%時，現有技術中出現的Notch現象基本消失。側壁從開口到底部絕緣材料層4基本沒有明顯的凹口。而原有對超低占空比帶來無法快速匹配，引起等離子體不穩定的問題，也被本申請人的另一些早期申請：CN201210393470.x和CN201210458267.6中揭露的技術方案 解決了。在這些本申請人申請的專利中，設置了一個匹配頻率獲取步驟，在匹配頻率獲取步驟中類比後續脈衝切換時會出現的多個阻抗狀態，通過調節射頻電源的輸出頻率，在獲得能夠與所述多個類比的阻抗狀態匹配的多個特定頻率後儲存起來，在後續的脈衝式切換輸出功率大小時直接用該調節後的多個特定頻率來實現阻抗的快速匹配。採用該方法後由於頻率設置屬於電信號的參數設置，幾乎是瞬間就可實現，不需要機械裝置來調節體積巨大的可變電容或可變電感，所以能夠匹配脈衝式射頻電源在占空比極低(如本發明選用的低於5%)時的阻抗。

如圖4所示為本發明偏置射頻電源40輸出的脈衝型射頻功率示意圖，由於選用了極低的占空比，本發明在蝕刻過程中等離子處於熄滅或者低功率維持狀態，也就是B階段的時間遠大於A階段，在B階段中積累在掩膜層2表面的負電荷逐漸熄滅或減少，蝕刻通孔內側壁吸附的其它電荷也會逐漸被中和。這樣在進入A階段時，帶正電的離子入射時就不會受到不均勻電場的影響，能夠垂直入射到下方，側壁的氟碳化合物保護層不會被轟擊而損傷，蝕刻氣體也就無法側向蝕刻，所以也就防止了側壁凹口的產生。

本發明在選用超低占空比的同時還可以同步提高輸出功率的幅度，比如現有技術中A階段偏置射頻電源的輸出功率為500W，占空比為50%，本發明選擇了4%的占空比，同時輸出功率達到3000W，這樣在消除Notch的同時，還能提高蝕刻速率保證整體的蝕刻效率。同時提高射頻功率也能提高掩膜層2表面的鞘層厚度，增加離子向下的加速度，離子垂直入射速度越快，則受下方不均勻電場影響偏轉的角度越小，所以也能減輕對 側壁的蝕刻。這種超高功率的偏置功率輸出能夠保證入射離子垂直入射，但是不能長期保持這樣的功率輸出，因為高能離子也會轟擊損壞頂部的掩膜材料層，掩膜層被破壞會造成蝕刻的圖形變形。所以本發明用超低占空比配合高功率能夠保證不會出現側壁凹口，同時還保證了掩膜圖形的完整精確。

採用本發明能夠顯著改善蝕刻孔底部的凹口現象，基本觀測不到側壁凹口，當然除了在蝕刻孔底部(蝕刻孔深度2/3以下部分)可以用本發明的超低占空比減小側向蝕刻，也可以將本發明手段應用到整個通孔蝕刻的其它部分。也可以結合現有技術在前半段用傳統的常規占空比10-90%和常規的射頻功率，在底部採用超低占空比，為了改善效果還可以在底部蝕刻時同時施加更高的射頻功率。

由於現有技術不會選用本發明所需要超低占空比的脈衝電源，所以發明人還需要對現有商用射頻電源進行改造才能獲得具有超低占空比射頻脈衝輸出的射頻電源40。如圖5所示，本發明偏置射頻電源40包括內置脈衝信號源42，輸出20Hz-200Khz的脈衝信號到低頻射頻電源48，控制低頻射頻電源48輸出功率以脈衝信號的頻率在高功率輸出和低功率輸出間切換。內置脈衝信號源42輸出的脈衝信號占空比只能在10-90%之間調節。其中低頻射頻電源48的輸出頻率可以是2Mhz的偏置射頻電源。本發明還包括一個外置脈衝信號源44，輸出與內置脈衝信號相同頻率的脈衝信號，但是其輸出脈衝的占空比可以在0.1-5%或者0.1-10%的範圍內作精確調控。在進入傳統蝕刻模式時內置脈衝射頻信號源42的輸出端通過選擇開關46連接到低頻射頻電源48，在需要進入本發明的超低占空比蝕刻階段時，選擇開 關使外置脈衝信號源44的輸出脈衝信號輸出到低頻射頻電源48，最後通過低頻射頻電源48的輸出端41輸出脈衝形的射頻功率到等離子反應裝置的下電極。

本發明利用超低占空比在對SOI材料進行深矽通孔蝕刻時可以基本消除側壁凹口現象，其中占空比在5%以下，特別是0.1%-4.5%，頻率範圍在20hz-1Khz時，觀測不到凹口存在，占空比在5-10%時，仍然可以觀測到少量凹口的存在，但是也明顯優於現有技術只能用功率、脈衝頻率等其它參數來調控所能取得的技術效果。

雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。

100‧‧‧等離子反應腔

105‧‧‧調節環

110‧‧‧氣體源

120‧‧‧基座

121‧‧‧靜電夾盤

122‧‧‧基片

130‧‧‧氣壓閥

40‧‧‧偏置射頻電源

50‧‧‧匹配電路

Claims (9)

1. 一種矽通孔蝕刻方法，包括：放置待處理基片到反應腔內的基座上，所述待處理基片上包括絕緣材料層和位於絕緣材料層上方的矽材料層，矽材料層上方還包括圖形化的掩膜層開口；通入反應氣體到所述反應腔，施加源射頻功率到所述反應腔內，形成等離子體，從圖形化掩膜層開口向下蝕刻形成矽通孔；通過一個偏置射頻電源輸出偏置射頻功率到所述基座，用以調節所述等離子體中的離子入射到基片上的能量；其中，包括至少一個低占空比蝕刻階段，在所述低占空比蝕刻階段中偏置射頻功率呈脈衝型，其輸出功率在高功率輸出步驟和低功率輸出步驟之間切換，所述偏置射頻功率脈衝的占空比在0.1%到4.5%之間。
2. 如權利要求1所述矽通孔蝕刻方法，其中，所述偏置射頻功率脈衝脈衝頻率在20hz到1Khz之間。
3. 如權利要求1所述矽通孔蝕刻方法，其中，所述待處理基片上從圖形化的掩膜層開口向下蝕刻矽材料層直到底部的絕緣材料層，其中從所述開口到底部絕緣材料層的矽通孔深度大於10μm。
4. 如權利要求3所述矽通孔蝕刻方法，其中，所述矽通孔蝕刻包括第一蝕刻階段，從所述掩膜層開口向下蝕刻到第一深度，偏置射頻功率脈衝的占空比大於10%；完成第一蝕刻階段後進入第二蝕刻階段向下蝕刻，從所述第一深度蝕刻到底部絕緣材料層，偏置射頻功率脈衝的占空比小於10%。
5. 如權利要求4所述矽通孔蝕刻方法，其中，所述第一深度大於等於矽通孔深度的2/3。
6. 如權利要求4所述矽通孔蝕刻方法，其中，在第一蝕刻階段中偏置射頻功率脈衝的高功率輸出步驟輸出第一功率，第二蝕刻階段中偏置射頻功率脈衝的高功率輸出步驟輸出第二功率，第一功率低於所述第二功率。
7. 如權利要求1所述矽通孔蝕刻方法，其中，還包括匹配頻率獲取步驟，在匹配頻率獲取步驟中設置偏置射頻電源的輸出功率在高功率輸出步驟和 低功率輸出步驟之間切換，調節所述偏置射頻電源或源射頻電源的輸出頻率，以獲得匹配所述高功率輸出步驟和低功率輸出步驟的多個匹配頻率，在從圖形化掩膜層開口向下蝕刻形成矽通孔過程中，偏置射頻電源或源射頻電源的輸出頻率在所述多個匹配頻率之間切換。
8. 如權利要求1所述矽通孔蝕刻方法，其中，所述偏置射頻電源內包括射頻功率發生器和一個內置脈衝信號源，還包括一個外置脈衝信號源，一個切換開關選擇性的聯通所述內置脈衝信號源或外置脈衝信號源的輸出信號到所述射頻功率發生器。
9. 一種如權利要求8所述矽通孔蝕刻方法，其中，所述內置脈衝信號源輸出脈衝信號的占空比為10%-100%之間，外置脈衝信號源的輸出脈衝信號占空比為0.1%-10%之間。