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TWI588905B - 半導體結構 - Google Patents

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TWI588905B
TWI588905B TW101113900A TW101113900A TWI588905B TW I588905 B TWI588905 B TW I588905B TW 101113900 A TW101113900 A TW 101113900A TW 101113900 A TW101113900 A TW 101113900A TW I588905 B TWI588905 B TW I588905B
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stress
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莊學理
梁孟松
鄭光茗
高榮輝
鄭鈞隆
鍾昇鎮
郭文輝
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台灣積體電路製造股份有限公司
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Description

半導體結構
本發明係有關於一種半導體元件，且特別是有關於一種包括應力通道區域之金氧半導體元件(metal-oxide-semiconductor，以下可簡稱MOS)之製造方法。
現今係持續努力的進行超大型積體電路(以下可簡稱VLSI)的微縮，隨著電路變的更快和更小，改進元件驅動電流係更為重要，而當元件尺寸微縮至130nm或更小時，特別是65nm或是更小的尺寸，例如縮短閘極寬度和增加閘極電容等傳統用以改進元件電流的方法變的更難以實施，因此，發展出增加載子移動率的方法。
形成應力矽通道為所知可增加載子移動率的方法，應力(有時以應變表示)可增加電子和電洞的移動率，因此，可藉由應力表面通道改進金氧半導體元件的表現，並且此種技術可在固定通道長度和不增加電路製造和設計複雜度的情形下改進元件特性。
一般來說，NMOS元件之通道區域為張應力，而PMOS元件之通道區域為壓應力，可藉由形成應力源極/汲極區、應力閘極和應力接觸蝕刻停止層等方法於通道區施加應力。施加張應力至NMOS元件閘極之方法中包括形成應力記憶(memorization)層，其中一種形成應力記憶層之方法包括毯覆性形成本身具有應力的應力記憶層，進行回火，且之後移除應力記憶層，如此，閘極可記憶(memorize)應力，且傳遞於NMOS元件之通道區。
根據上述，本發明之一目的為藉由形成應力記憶層改進元件特性，另外，本發明之另一目的為藉由移除高摻雜濃度PMOS元件上之應力記憶層，減少摻雜物滲入閘極介電。
本發明提供一種半導體結構之製造方法，包括提供一包括一第一區域和一第二區域之半導體基底；形成一第一P型金氧半導體(PMOS)元件於第一區域中，其中第一PMOS元件之第一閘極具有第一P型摻雜濃度；形成一應力記憶層於第一區域中之第一PMOS元件上方；消減第一區域中之應力記憶層；在消減第一區域中之應力記憶層後，進行一回火步驟；及移除應力記憶層。
本發明提供一種半導體結構之製造方法，包括：提供一包括一第一區域和一第二區域之半導體基底；形成一第一PMOS元件於第一區域中，其中第一PMOS元件之第一閘極具有第一P型摻雜濃度；形成一第二PMOS元件於第二區域中，其中第二PMOS元件之第二閘極具有第二P型摻雜濃度，且第一P型摻雜濃度較第二P型摻雜濃度高；形成一應力記憶層於第一區域和第二區域上方；消減第一區域中之應力記憶層；在消減第一區域中之應力記憶層後，進行一回火步驟；及移除應力記憶層。
本發明提供一種半導體結構。一基底包括一第一區域和一第二區域。一第一MOS元件位於第一區域中。一被動元件位於第二區域中，其中第一MOS元件和被動元件包括第一導電型態摻雜物，第一MOS元件之第一導電型態摻雜物的第一濃度較被動元件件之第一導電型態摻雜物的第二濃度高。
本發明提供一種半導體結構。一第一區域位於半導體基底中。一第二區域位於半導體基底中，其中第一區域具有第一主動閘極圖案密度，第二區域具有第二主動閘極圖案密度，第一主動閘極圖案密度較第二主動閘極圖案密度低。一第一PMOS元件位於第一區域中，其中第一PMOS元件具有一第一P型摻雜物濃度。一第二PMOS元件位於第二區域中，其中第二PMOS元件具有一第二P型摻雜物濃度，且第一P型摻雜物濃度較第二P型摻雜物濃度高。
現今已經發現一些MOS元件(特別是PMOS元件)相較於其它的MOS元件有相對較高的漏電流，有實驗顯示，此較高的漏電流之一原因為硼穿過或是滲入閘極介電層，另外，有實驗顯示應力記憶層結合於含高濃度P型摻雜物(特別是硼)之閘極會導致硼穿透，而因此會產生高漏電流，影響個PMOS元件的表現，另外硼穿透亦會影響閘極氧化層完整(gate oxide integrity，以下可簡稱GOI)。此外，硼穿透所產生負面的影響尚包括增加電漿對氧化膜的損傷(Plasma Induced Damage)，增加負偏壓溫度不穩定性(negative bias temperature instability，以下可簡稱NBTI)和增加漏電流。
以下揭示本發明較佳實施例可減少上述負面的影響之製程的中介步驟，在本發明所有的圖式和實施例中，相類似的單元係使用相同的標號。
第1圖揭示一基底20，包括一第一元件區域500和一第二元件區域600，兩者係以淺溝槽絕緣區域(STI)隔絕，基底20可以是以矽為主體，但本發明不限於此，基底上可形成一般常用的結構，或是材料，舉例來說基底可為絕緣層上有矽(silicon on insulator，以下可簡稱SOI)。第一元件區域500更包括用以形成第一PMOS元件(未繪示)的PMOS區域100和用以形成第一NMOS元件(未繪示)的NMOS區域200。第二元件區域600更包括用以形成PMOS元件(未繪示)之第二PMOS區域300和用以形成第二NMOS元件(未繪示)之NMOS區域400。基底20較佳為經過輕摻雜。
在本發明之較佳實施例中，第一元件區域500之摻雜濃度較第二元件區域600之摻雜濃度高，第一元件區域500之摻雜濃度和第二元件區域600之摻雜濃度之比例較佳大體上不小於1.25，且更佳約介於1.5和50之間，其中若元件為MOS元件，摻雜濃度使指閘極中之主要摻雜物濃度。在本發明之另一實施例中，第一元件區域有第一圖案密度，第二元件區域有第二圖案密度，且第一圖案密度較佳小於第二圖案密度，更佳者，第二圖案密度和第一圖案密度之比例大體上介於1至8.5。在本發明較佳實施例中，第二圖案密度之定義為在一單一區域中全部閘極所佔總面積之比例，單一區域可以例如為單一記憶晶胞。第一圖案密度之算法是在一樣品區域中全部閘極所佔總面積之比例，其中樣品區域和其所分割之單一區域有相同的尺寸，樣品區域較佳鄰近於區域500。請注意，當計算圖案密度時，虛設閘極(dummy gate)之面積並不算在內。在第一區域是邏輯區域，第二區域是記憶區域之範例中，本發明第二區域(記憶區域)和第一區域(邏輯區域)之比例大體上介於8.5(其中記憶區域和邏輯區域之圖案密度分別為85%和10%)至1(其中記憶區域和邏輯區域之圖案密度分別為20%和20%)之間。一般來說，因為記憶區域之圖案密度係由記憶區域晶胞中之圖案密度定義，密集記憶區域周圍較不密集之區域並不在圖案密度計算之內。
在一第一實施範例中，上述第一元件區域500是核心元件區域，且第二元件區域600是輸入/輸出(I/O)區域。在一第二實施範例中，第一元件區域500是核心元件區域，且第二元件區域600是記憶區域，其包括但不限於靜態隨機記憶晶胞、動態隨機記憶晶胞、熔絲、快閃記憶晶胞、多階非揮發記憶晶胞(multilevel nonvolatile memory cell)、鐵電記憶晶胞、磁記憶晶胞(magneto random access memory cell)或是相似的元件。在一第三實施範例中，第一元件區域500包括主動元件，第二元件區域600包括被動元件，被動元件包括但不限於電阻、電容、靜電放電(electrostatic discharge，以下可簡稱ESD)元件、融絲、變容器、密封環、應力角隅(stress corner)和上述之組合。
一閘極介電層22形成於基底20上，在一較佳實施例中，閘極介電層22有高介電常數(k值)，而介電常數較佳大於3.9。閘極介電層22較佳包括氧化矽、氮化矽、氮氧化矽或是介電金屬氧化物或是相類似的材料，其中介電金屬氧化物例如為HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx或是相類似的物質。形成閘極介電層22之方法較佳為化學氣相沉積法(chemical vapor deposition，以下可簡稱CVD)，例如低壓化學氣相沉積法(low pressure chemical vapor deposition，以下可簡稱LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，以下可簡稱LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，以下可簡稱RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，以下可簡稱PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，以下可簡稱ALD)和其它常用的方法。
閘極層24係形成於閘極介電層22上，閘極層24可包括多晶矽、金屬、金屬矽化物、金屬氮化物和其它常用的材料。
在較佳實施例中，閘極介電層22和閘極層24係毯覆性的形成於第一和第二元件區域中。在另一實施例中，閘極介電層22和閘極層24於第一元件區域500和第二元件區域600中分別使用不同的材料，例如，在一實施範例中，第一元件區域中之閘極介電層22係由厚度約介於10埃~30埃之高介電常數材料所組成，第二元件區域中之閘極介電層22係由厚度約介於22埃~70埃之氧化矽所組成，因此，第一元件區域500中MOS元件之操作電壓小於第二元件區域中MOS元件之操作電壓，舉例來說，第一元件區域中MOS元件之操作電壓約介於0.5V~1.2V，而第二元件區域中MOS元件之操作電壓約介於1.0V~3.0V。
第2圖繪示將閘極層24預摻雜P型摻雜物。首先，形成且圖形化一光阻26，使光阻覆蓋區域200、300和400，而暴露PMOS區域100。接著，進行預摻雜步驟，將例如硼、銦或是相類似物質之P型摻雜物導入閘極層24中，較佳之摻雜量約介於1E15/cm2和5E15/cm2之間。後續，移除光阻26。
另外，可形成另一光阻(未繪示)，覆蓋區域100、200和400，而暴露PMOS區域300。接著，將例如硼、銦或是相類似物質之P型摻雜物導入閘極層中，較佳者，此步驟對PMOS區域300之摻雜量小於佈值PMOS區域100之摻雜量，在一範例中，佈值PMOS區域300之摻雜量約介於1E13/cm2~3E15/cm2之間。另外，亦可進行N型態預摻雜步驟，分別對NMOS區域200和400進行預摻雜，熟習此技藝人士可了解對應之製程步驟，在此不詳細描述之。
第3圖繪示形成閘極堆疊和形成PMOS及NMOS元件之輕摻雜源極/汲極區。圖形化閘極介電層22和閘極層24，於區域100、200、300和400形成閘極堆疊，如圖所示，圖形化之閘極層24和閘極介電層22分別於區域100、200、300和400構成閘極104、204、304、404和閘極介電102、202、302、402。
為形成LDD區210和410，一光阻30係形成於PMOS區域100和300上方，且遮罩住PMOS區域，接著，進行一佈植步驟，將N型摻雜物導入NMOS區域200和400，後續，移除光阻30。相類似的，為形成P型LDD區110和310，一光阻係形成於NMOS區域上方，且遮罩住NMOS區域200和400，接著，進行一佈植步驟，將P型摻雜物導入PMOS區域100、300，後續，移除光阻。
在另一實施例中，可形成光阻(未繪示)覆蓋NMOS區域之一，分開的形成LDD區域110和310，而LDD區域110可比LDD區域310佈植較高之摻雜量。
之後，請參照第4圖，形成閘極間隙壁114、214、314和414，如同熟知的技術，可藉由形成一層或是多層間隙壁層(未繪示)，後續蝕刻間隙壁層以形成間隙壁，在較佳實施例中，間隙壁層包括一位於氧化襯層上之氮化層，較佳沉積間隙壁層之方法包括電漿輔助化學氣相沉積法PECVD、低壓化學氣相沉積法LPCVD、次大氣壓化學氣相沉積法SACVD和相類似的技術。
第5圖繪示形成P型源極/汲極區120、320，在較佳實施例中，源極/汲極區120、320包括半導體應力結構(stressor)，例如SiGe、SiGe:C、SiC、GaAs或InP，以下揭示形成半導體應力結構之製程：形成光阻於區域200和400上且覆蓋區域200和400，藉由等向性蝕刻或是非等向性蝕刻沿著間隙壁114、314之外部邊緣於基底20中形成凹陷，接著，較佳採用磊晶成長技術於凹陷中形成半導體應力結構，另外，可在磊晶成長之製程中佈植例如硼、銦等P型摻雜物。後續，移除光阻32，接著，進行佈植製程，將例如硼之P型摻雜物佈植入源極/汲極區120、320。
第6圖繪示藉由佈植N型摻雜物形成深源極/汲極區220、420，在佈植步驟中，PMOS區100、300係以光阻34遮罩，所形成之源極/汲極區220、420實質上分別對準間隙壁214、414之邊緣，之後，移除光阻34。
在另一實施例中，源極/汲極區120、320分別藉由形成光阻覆蓋其它區域形成，而源極/汲極區120可較源極/汲極區320佈植較高摻雜量之摻雜物。
請參照第7圖，毯覆性的形成一應力記憶層40，在一實施例中，應力記憶層40具有複合結構，例如包括一上層44和一下層42。上層44之厚度較佳約小於500埃，更佳約介於30埃~500埃之間，下層42之厚度較佳約介於10埃~300埃之間。在一範例中，上層44包括氮化矽，下層42包括氧化矽。在另一實施例中，應力記憶層40為單一層，例如包括氮化物、氮氧化物、四乙氧基矽烷(TEOS)或其它具有內部應力的材料，單一層之應力記憶層40較佳具有張應力。
應力記憶層40較佳為低壓化學氣相沉積法(LPCVD)所形成，然而，亦可以使用例如電漿輔助化學氣相沉積法(PECVD)形成應力記憶層，形成應力記憶層之溫度較佳低於800℃。因為形成應力記憶層可使用含氫前趨物，應力記憶層40中氫的濃度較佳約小於30%，此係因為較高之氫濃度會導致硼穿遂的增加，此外，亦可控制形成應力記憶層40之製程，使應力記憶層40之密度約小於3g/cm3。
第8A圖~第8D圖消減PMOS區域100、300之應力記憶層40，其中消減步驟可以為薄化或是移除，消減PMOS區域100和300中應力記憶層40之目的是當形成應力記憶層40時，其會有利於NMOS元件的應力，但不利於PMOS元件的應力，較佳者，應保存NMOS區域200、400中之應力記憶層40，然而，對於PMOS元件，若是閘極具有高P型摻雜物濃度(例如形成閘極之摻雜量約大於1E15/cm2)，較佳移除或是薄化個別MOS元件上方之應力記憶層。若是閘極具有低摻雜物濃度(例如形成閘極之摻雜量約小於1E15/cm2)，可消減或是保存應力記憶層。
請參照第8A圖，移除PMOS區域100中應力記憶層40係，而PMOS區域300由於閘極304具有低P型摻雜物濃度，不移除其上方之應力記憶層40。第8B圖顯示本發明之另一實施例，移除PMOS區域100和300之應力記憶層40。第8C圖顯示本發明又另一實施例，薄化PMOS區域100之應力記憶層40。
第8D圖揭示於第一元件區域500和第三元件區域700中形成應力記憶層40，較佳者，第三元件區域包括被動元件，例如電阻902、電容、二極體904、融絲、靜電放電(ESD)元件、變容器、密封環和上述之組合，如此技藝所熟之的，上述被動元件可須進行摻雜，且摻雜可在形成MOS元件中同時進行，例如，此步驟可在摻雜或是形成該些被動元件時，使用用以形成第二元件區域600中之MOS元件之相同罩幕所形成(請參照第1圖)，第8D圖僅揭示電阻902和二極體904之範例，熟習此技藝人士可了解其它元件之對應結構。
請參照第8D圖，可依照元件設計，消減應力記憶層40或是保存第三元件區域700中之應力記憶層40，另外，可薄化(未繪示)或是移除第三元件區域700中之應力記憶層40。
之後，可對第8A圖至第8D圖所示之結構進行退火，舉例來說，可進行溫度約介於900℃~1090℃之快速退火製程RTA，另外亦可採用其它一般的退火製程，例如快閃退火(flash annealing)、表面退火(surface annealing)、雷射退火(laser annealing)和相類似的技術。在退火製程中，應力係從應力記憶層40傳遞至其下之結構，即使之後移除應力記憶層40，應力仍然會由閘極和NMOS元件之源極/汲極區域記憶，施加至上述元件之通道區。
請參照第9圖，移除應力記憶層40，接著進行以下步驟以完成MOS元件之製作：形成矽化物區124、224、324和424於各個MOS元件之源極/汲極區和閘極表面，接下來，形成蝕刻停止層50(etch stop layer，以下可簡稱ESL)和層間介電層(可簡稱ILD，未繪示)。如此技藝所熟知的，區域100和300中之部份蝕刻停止層50較佳具有壓應力，而區域200和400中之部份蝕刻停止層較佳具有張應力，形成矽化物區、蝕刻停止層和層間介電層之詳細製程為此技藝所熟知，在此不詳細描述。
另外，在沉積蝕刻停止層50之前，可完全或是部份移除PMOS元件之間隙壁114、314或NMOS元件之間隙壁214、414。
在上述實施例中，係選擇性的移除或是薄化PMOS元件區域中具有高P型摻雜物閘極上的應力記憶層，因此，可減少當閘極受應力時P型摻雜物之穿透，另外可得到NMOS元件之應力通道區域。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20．．．基底
22．．．閘極介電層
24．．．閘極層
26．．．光阻
30．．．光阻
32．．．光阻
34．．．光阻
40．．．應力記憶層
44．．．上層
42．．．下層
50．．．蝕刻停止層
100．．．PMOS區域
102．．．閘極介電層
104．．．閘極
110．．．LDD區
114．．．閘極間隙壁
120．．．源極/汲極區
124．．．矽化物區
200．．．NMOS區域
202．．．閘極介電層
204．．．閘極
210．．．LDD區
214．．．閘極間隙壁
220．．．源極/汲極區
224．．．矽化物區
300．．．PMOS區域
302．．．閘極介電層
304．．．閘極
310．．．LDD區
314．．．閘極間隙壁
320．．．源極/汲極區
324．．．矽化物區
400．．．NMOS區域
402．．．閘極介電層
404．．．閘極
410．．．LDD區
414．．．閘極間隙壁
420．．．源極/汲極區
424．．．矽化物區
500．．．第一元件區域
600．．．第二元件區域
700．．．第三元件區域
902．．．電阻
904．．．二極體
第1~7及8A~8C圖繪示本發明一實施例元件中間製程之剖面圖。
第8D圖繪示本發明另一實施例包括MOS元件和被動元件之結構剖面圖。
第9圖繪示本發明一實施例元件之最後結構的剖面圖。
20．．．基底
40．．．應力記憶層
100．．．PMOS區域
102．．．閘極介電層
104．．．閘極
114．．．閘極間隙壁
120．．．源極/汲極區
100．．．PMOS區域
200．．．NMOS區域
202．．．閘極介電層
204．．．閘極
214．．．閘極間隙壁
220．．．源極/汲極區
300．．．PMOS區域
302．．．閘極介電層
304．．．閘極
314．．．閘極間隙壁
320．．．源極/汲極區
400．．．NMOS區域
402．．．閘極介電層
404．．．閘極
414．．．閘極間隙壁
420．．．源極/汲極區
500．．．第一元件區域
600．．．第二元件區域

Claims (6)

  1. 一種半導體結構，包括：一基底，包括一第一區域和一第二區域；一第一MOS元件，位於該第一區域中；以及一被動元件，位於該第二區域中，其中該第一MOS元件和該被動元件包括第一導電型態摻雜物，該第一MOS元件之第一導電型態摻雜物的第一濃度較該被動元件件之第一導電型態摻雜物的第二濃度高；其中該第一MOS元件是PMOS元件，且該半導體結構更包括一位於該第一區域和該第二區域之應力記憶層，其中該第一區域之應力記憶層的消減量較該第二區域之應力記憶層的消減量多；其中該應力記憶層未覆蓋該第一MOS元件。
  2. 如申請專利範圍第1項所述之半導體結構，更包括一位於一第三元件區域之第二MOS元件，其中該第二MOS元件之摻雜物濃度小於該第一濃度。
  3. 一種半導體結構，包括：一半導體基底；一第一區域，位於該半導體基底中；一第二區域，位於該半導體基底中，其中該第一區域具有第一主動閘極圖案密度，該第二區域具有第二主動閘極圖案密度，該第一主動閘極圖案密度較該第二主動閘極圖案密度低；一第一PMOS元件，位於該第一區域中，其中該第一PMOS元件具有一第一P型摻雜物濃度；以及 一第二PMOS元件，位於該第二區域中，其中該第二PMOS元件具有一第二P型摻雜物濃度，且該第一P型摻雜物濃度較該第二P型摻雜物濃度高。
  4. 如申請專利範圍第3項所述之半導體結構，其中該第一P型摻雜物濃度和該第二P型摻雜物濃度之比例介於1.5~50之間。
  5. 如申請專利範圍第3項所述之半導體結構，其中該第一區域為一核心元件區域，該第二區域為一輸入/輸出區域或是一記憶區域。
  6. 如申請專利範圍第3項所述之半導體結構，其中該第一PMOS元件之源極/汲極區的P型摻雜物濃度較該第二PMOS元件之源極/汲極區的P型摻雜物濃度高。
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