CN101167178B - 制造具有不同阻挡特性的栅极电介质的半导体器件的方法 - Google Patents

Abstract

通过局部地调整N沟道晶体管及P沟道晶体管的栅极绝缘层205A，205B的阻挡能力，可增强P沟道晶体管的可靠性及阈稳定性(threshold stability)，而仍然可将N沟道晶体管的电子移动性(electron mobility)保持在高程度。可通过将不同量的介电掺杂剂加入至各别的栅极绝缘层部分205A，205B，而达到该目的。

Description

制造具有不同阻挡特性的栅极电介质的半导体器件的方法

技术领域

本发明是大致有关制造包括集成电路的微结构的领域，且尤有关诸如场效应晶体管的栅极介电层等的极薄介电层的形成。

背景技术

目前，微结构被整合到多种产品中。在这方面的一个例子是集成电路的采用，而由于集成电路的较低成本及较高性能，集成电路被愈来愈多地用于许多类型的器件，因而可对这些器件进行较佳的控制及操作。由于经济上的理由，诸如集成电路等的微结构之制造在每一代新的微结构出现在市场时，都要面对不断地提高这些微结构的性能之工作。然而，这些经济上的限制不只要求提高器件的性能，而且也需要缩小器件的尺寸，以便在每单位芯片面积中提供更多的集成电路功能。因此，在半导体业中，要持续的努力，以便缩小特征组件的特征尺寸。

在目前的技术中，这些组件的关键尺寸接近0.05μm及甚至更小。在制造此种数量级的电路组件时，除了尤其因特征尺寸的微缩而引起的许多其它问题以外，工艺工程师还要面对在下方材料层上提供极薄介电层的工作，其中必须在不牺牲下方材料层的物理特性之前提下，改善诸如介电系数及(或)对电荷载子穿隧的抗性、以及对杂质的阻挡等的介电层之某些特性。

在这方面的一个重要例子是诸如金属氧化物半导体(MOS)晶体管等的场效应晶体管的极薄(ultra-thim)栅极绝缘层之形成。晶体管的栅极介电层对该晶体管的性能有很大的影响。如一般所习知的，减少场效应晶体管的尺寸，亦即，减少导电沟道(其中藉由将控制电压施加到在栅极绝缘层上形成的栅电极，而使该导电沟道构成半导体区的一部分，)的长度，也需要减少栅极绝缘层的厚度，以便维持自栅电极至沟道区的必要电容耦合。目前，诸如中央处理单元(CPU)及内存芯片等大部分的极复杂的集成电路都系基于硅，因而因二氧化硅/硅界面的众所周知与较佳特性，而已偏好将二氧化硅用来作为栅极绝缘层的材料。然而，对于为50nm及更短等级的沟道长度而言，已将栅极绝缘层的厚度减少到大约1.5nm或更小，以便维持对晶体管操作的必要控制性。然而，不断地减少二氧化硅栅极绝缘层的厚度将导致流经该栅极绝缘层的漏电流增加，因而将因该漏电流系随着该栅极绝缘层厚度的线性递减而成指数地增加，而造成静态电力消耗的无法接受之增加。

因此，目前正投入相当大的努力在于以一种呈现高出许多的介电系数之介电材料取代二氧化硅，使得该介电材料层之厚度可比提供相同电容耦合的对应的二氧化硅层之厚度大许多。也将获致指定电容耦合的厚度称为电容等效厚度(capacitive equivalent thickness)，且该厚度决定了二氧化硅层必须的厚度。然而，结果是难以将高k(high-k)材料加入至传统的集成电路工艺中，而且更重要的是，提供高k材料作为栅极绝缘层似乎对下方沟道区的载子移动性有很大的影响，因而大幅降低了载子移动性，且因而减小了驱动电流能力。因此，虽然可藉由提供较厚的高k材料而获得静态晶体管特性的改善，但是于此同时，目前，动态性能(behavior)的无法接受之降低将使此种方法较不令人满意。

目前被赞同的一种不同之方法是采用包含某一量之氮的整合式硅氧化物层(silicon oxide layer)，而此种层可将栅极漏电流减少0.5至2个大小等级，且同时可维持与标准的互补金属氧化物半导体(CMOS)工艺技术兼容性。已发现：栅极漏电流的减少主要系取决于藉由电浆氮化(plasma ntridation)而被加入二氧化硅层的氮浓度。虽然此种方法似乎减轻了这一代电路的栅极介电层漏电流之问题，但是此种方法由于降低的P沟道晶体管可靠性及(或)N沟道晶体管中降低的电子移动性，而似乎难以对具有栅极绝缘层厚度远小于2nm的器件世代所需的介电层厚度作更积极的微缩。

如下文中将参照图1a及1b所说明者，二氧化硅层中之氮也可被用来减少因硼的高扩散系数而使硼扩散到P沟道晶体管的沟道区，这是因为一旦硼扩散到沟道区之后，可能造成P沟道晶体管的阈值电压之移动，因而损及整个集成电路的性能及可靠性。

图1a示出包括诸如通常被用来形成中央处理单元(CPU)及储存芯片等的复杂集成电路的基体硅(bulk silicon)衬底或绝缘层上覆硅(Silicon On Insulator；简称SOI)衬底等的衬底(101)的半导体器件(100)之截面图。在衬底(101)中或衬底(101)上形成第一半导体区(102)及第二半导体区(103)，且可由可以沟槽隔离的形式提供之隔离结构(104)隔离该第一及第二半导体区。此外，在第一及第二半导体区(102)、(103)上形成具有根据器件要求的厚度之栅极绝缘层(105)。可针对极复杂的集成电路而以厚度为2nm或甚至更小的二氧化硅构成栅极绝缘层(105)。

可根据下列工艺而形成图1a所示之半导体器件(100)。在由已为大家接受的微影、沟槽蚀刻、沉积、及平坦化技术形成了沟槽隔离结构(104)之后，可在第一及第二半导体区(102)、(103)内产生垂直掺杂剂分布(dopant profile)以供先进MOS晶体管结构所需。为了图式的方便，图1a中并未示出对应的垂直掺杂剂分布。之后可藉由已为大家接受的热氧化工艺形成栅极绝缘层(105)，且系控制该热氧化工艺，以便大致得到目标厚度。然后可使半导体器件(100)接受氮化工艺(106)，而在该工艺期间，栅极绝缘层(105)的表面暴露于含氮电浆环境中，以便将某一量的氮加入栅极绝缘层(105)的二氧化硅中。如前文所述，二氧化硅内额外量的氮可减少电荷载子穿隧，且亦可影响到栅极绝缘层(105)的整体介电系数。此外，栅极绝缘层(105)内的氮亦可影响到栅极绝缘层(105)的扩散阻挡能力，尤其是硼扩散，其可能因在后续制造步骤中将在栅极绝缘层(105)上形成的栅电极结构以及器件操作而引起。在栅极绝缘层(105)不断减小的厚度下，例如在远小于2nm的厚度下，愈来愈难以提供必要的氮浓度且将氮大致限制在栅极绝缘层(105)内。某一量的氮通常可能加入至第一及第二半导体区(102)、(103)中位于该等区(102)、(103)与上方栅极绝缘层(105)间之界面附近的一些区。然而，N沟道晶体管组件的沟道区内之氮可能降低电子移动性，且因而降低该晶体管的电流驱动能力，因而也损及半导体器件(100)的整体性能。因此，控制氮化工艺(106)，以便取得电子移动性降低与P沟道晶体管的硼扩散阻挡能力间之折衷。因此，可以降低的P沟道晶体管可靠性为代价得到增加的电子移动性和因而得到增加的晶体管性能，反之亦然。

图1b之示意图标出在进一步的先进制造阶段中之半导体器件(100)。在第一半导体区(102)中及第一半导体区(102)上形成的第一晶体管(110)可代表P沟道晶体管，而在第二半导体区(103)中及第二半导体区(103)上形成的第二晶体管(120)可代表N沟道晶体管。在硼注入工艺(131)期间，各别的光刻胶掩模(130)可保护第二晶体管组件(120)，而诸如第一晶体管(110)的栅电极(111)以及漏极及源极区(112)等的各别晶体管区则根据器件要求而接收硼浓度。可以适当的N型掺杂剂预先注入诸如第二晶体管(120)的栅电极(121)以及漏极及源极区(122)等的对应区，其中该N型掺杂剂通常呈现比硼低许多的扩散系数。在诸如用来活化被注入的掺杂剂的任何退火(anneal)步骤等的进一步之工艺期间，可将自栅电极(111)扩散到第一半导体区(102)的硼减少到被加入至栅极绝缘层(105)以及第一及第二半导体区(102)、(103)之部分的氮之量控制的程度。另一方面，第二晶体管(120)中之栅极绝缘层(105)内的增加的氮量可能在操作期间因降低的电子移动性而损及晶体管的性能。因此，当栅极绝缘层(105)内有愈来愈高的氮浓度时，将会愈来愈降低第二晶体管(120)的性能。

考虑到前文所述的状况，目前需要一种可形成高度微缩的晶体管器件且因而避免或至少减轻前文所述的一种或多种问题的影响之技术。

发明内容

下文中提出了本发明的简化概要，以提供对本发明的某些观点的基本了解。该概要并不是本发明的彻底之概述。其目的并不是识别本发明的关键或重要的组件，也不是描述本发明的范围。其唯一目的只是以简化的形式提出某些观念，作为将于后文中所讨论的更详细说明之前言。

一般而言，本发明是有关一种可在不同的衬底位置形成呈现不同扩散阻挡能力的栅极绝缘层的技术，该技术因而可根据特定晶体管要求而特别设计用于N沟道晶体管及P沟道晶体管的栅极绝缘层。

根据本发明的一实施例，一种方法包括下列步骤：在第一半导体区及第二半导体区上形成栅极绝缘层。此外，该方法包括下列步骤：将该栅极绝缘层的掺杂剂阻挡能力选择性地调整成使该栅极绝缘层中对应于该第一半导体区的一部分与该栅极绝缘层中对应于该第二半导体区的一部分的掺杂剂阻挡能力不同。

根据本发明的另一实施例，半导体器件包括第一晶体管，该第一晶体管包含第一栅电极(gate electrode)结构，该第一栅电极结构具有在第一半导体区之上形成的第一栅极绝缘层。此外，该半导体器件包括第二晶体管，该第二晶体管包含第二栅电极结构，该第二栅电极结构具有在第二半导体区之上形成的第二栅极绝缘层，其中该第一栅极绝缘层具有与该第二栅极绝缘层的第二掺杂剂扩散阻挡能力不同的第一掺杂剂扩散阻挡能力。

附图说明

若参阅前文中之说明，并配合各附图，将可了解本发明，而在该等附图中，类似的组件符号标示类似的组件，且其中：

图1a至1b示意地示出在根据传统工艺技术的制造期间的具有极薄栅极绝缘层的互补晶体管对之截面图；以及

图2a至2l示意地示出在根据本发明的实施例的各制造阶段期间的具有极薄栅极绝缘层的互补晶体管对之截面图。

虽然本发明易于作出各种修改及替代形式，但是该等图式中系以举例方式示出本发明的一些特定实施例，且已在本说明书中详细说明了这些特定实施例。然而，应当了解，本说明书对这些特定实施例的说明之用意并非将本发明限制在所揭示的该等特定形式，相反地，本发明将涵盖附加的权利要求书所界定的本发明的精神及范围内之所有的修改、等效、及替代。

【主要组件符号说明】

100     半导体器件       101、201衬底

102、202第一半导体区、区

103、203第二半导体区、区

104、204隔离结构         105  栅极绝缘层

106     氮化工艺         110  第一晶体管

111、121栅电极           112、122漏极及源极区

120     第二晶体管       130     光刻胶掩模

131     硼注入工艺       200     半导体器件、器件

203c    沟道区           205     层、栅极绝缘层

205a    第一部分、部分   205b    第二部分、部分

206、208工艺

207a、207b介电掺杂剂种类、种类

210     第一晶体管组件   211、221栅电极结构

211L、221L栅极长度       212     漏极/源极区

220     第二晶体管组件   222     源极/漏极区

233     掩模

具体实施方式

下文中将说明本发明的一些实施例。为了顾及说明的清晰，在本说明书中将不说明实际实施例的所有特征。当然，应当了解，在任何此种实际实施例的开发过程中，必须作出许多与实施例相关的决定，以便达到开发者的特定目标，这些特定的目标包括诸如符合与系统相关的及与商业相关的限制条件，而该等限制将随着各实施例而有所不同。此外，应当了解，虽然此种开发的工作可能是复杂且耗时的，但是此种开发工作仍然是对此项技艺具有一般知识者所从事的日常工作而具有本发明揭示内容的好处。

现在将参照各附图而说明本发明。只为了解说之用，而在该等图式中以示意图之方式示出各种结构、系统、及器件，以便不会以熟习此项技术者习知的细节而模糊了本发明。然而，加入该等附图，以便描述并解说本发明之各例子。应将本说明书所用的字及词汇了解及诠释为具有与熟习相关技术者对这些字及词汇所了解的一致之意义。不会因持续地在本说明书中使用术语或词汇，即意味着该术语或词汇有特殊的定义(亦即与熟习此项技术者所了解的一般及惯常的意义不同之定义)。如果想要使术语或词汇有特殊的意义(亦即与熟习此项技术者所了解的意义不同之意义)，则将会在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义之下定义之方式明确地述及该特殊的定义。

本发明系根据可局部地调整栅极绝缘层的扩散阻挡能力以对应于所需的晶体管特性之观念。为达到此一目的，可将结合介电基料(basematerial)而呈现扩散阻挡效应的介电掺杂剂加入栅极绝缘层，使该栅极绝缘层的指定第一部分，与该栅极绝缘层的指定第二部分比较，接受不同浓度的介电掺杂剂材料及(或)接受不同种类的掺杂剂材料。

请参阅图2a至2l，现在将更详细地说明本发明之进一步的实施例。图2a以示意图标出包括衬底(201)的半导体器件(200)，该衬底(201)可代表基体硅衬底及SOI衬底等的衬底。衬底(201)可于其上形成有由诸如硅以及硅/锗等的任何适当的半导体材料所构成之第一半导体区(202)及第二半导体区(203)。此外，第一及第二半导体区(202)、(203)可在这些区中普遍的或可在进一步的制造工艺中建立的晶向(crystalline orientation)及(或)本质应变(intrinsic strain)上有所不同。可藉由目前较佳用于高度先进半导体器件的沟槽隔离之形式提供的隔离结构(204)而隔离第一及第二半导体区(202)、(203)。半导体器件(200)进一步包括栅极绝缘层(205)的第一部分(205a)，其中第一部分(205a)系形成在第一半导体区(202)上。同样地，系在第二半导体区(203)上形成栅极绝缘层(205)的第二部分(205b)。在一实施例中，开始时可由下方半导体材料的氧化物形成第一及第二部分(205a)、(205b)，且因而可在复杂的CMOS器件中以二氧化硅之形式形成该第一及第二部分(205a)、(205b)。在某些实施例中，半导体器件(200)可包含具有大约50nm或甚至更小的栅极长度之晶体管组件(请参阅图2l)。因此，栅极绝缘层(205)的厚度可因而小于大约20，且在某些特定实施例中可大约为12及甚至更小。因为二氧化硅可能无法对诸如通常在P沟道晶体管中遭遇的硼扩散提供必要的扩散阻挡特性，所以系将适当大量的介电掺杂剂种类(species)(207a)加入至第一部分(205a)，以便在一实施例中结合后续步骤中将介电掺杂剂导入至部分(205b)，而得到部分(205a)的所需之最终扩散阻挡性能(behavior)，且将在下文中参照图2b而说明其中之情形。

图2a所示的用来形成半导体器件(200)之典型流程可包括下列工艺。在由已为大家接受的微影、沟槽蚀刻、沉积、及平坦化技术形成隔离结构(204)之后，可执行先进注入工艺序列，以在第一及第二半导体区(202)、(203)内产生所需的掺杂剂分布。在一特定实施例中，可形成第一半导体区(202)以便可形成P沟道晶体管，而第二半导体区(203)可接受适当的掺杂剂分布以便在其中及其上形成N沟道晶体管。为达到此一目的，可以各别的光刻胶掩模执行已为大家接受的注入工艺序列，以在区(202)及(203)内得到适当的掺杂剂分布。为了方便，图中并未示出任何此种掺杂剂分布。之后可形成栅极绝缘层(205)，其在一实施例中可藉由热氧化工艺而完成，其中控制诸如氧化时间以及氧化环境之成分等的工艺参数，以得到层(205)的所需厚度，而该厚度如前文所述可小于大约20nm，或甚至大约为12或甚至更小。在其它的实施例中，可藉由诸如化学气相沉积(Chemical Vapor Deposition；简称CVD)及原子层沉积(Atomic Layer Deposition；简称ALD)等的先进沉积技术而形成栅极绝缘层(205)。在其它的实施例中，可根据采用适当化学作用的化学氧化法而形成栅极绝缘层(205)，以得到在区(202)及(203)上的半导体氧化物的受控制之生长。应当了解，可根据情况而以任何适当的方式结合前文所述的用来形成栅极绝缘层(205)之各种技术。

之后可在栅极绝缘层(205)之上形成一掩模(233)，使至少第一部分(205a)露出而覆盖第二部分(205b)。例如，也可用于在区(202)及(203)内产生不同的垂直掺杂剂分布大致相同的微影工艺形成掩模(233)。半导体器件(200)可根据掩模(233)而接受将介电掺杂剂种类(207a)加入至第一部分(205a)的工艺(206)。在一实施例中，工艺(206)可代表氮化工艺，其中建立了包含种类(207a)的电浆环境。在该氮化工艺期间，可调整诸如被施加于电浆与衬底(201)之间的偏压等的工艺参数，以便大致避免种类(207a)过度渗透到区(202)。此外，可调整被加入至该部分(205a)的种类(207a)之量，以便结合将要被加入至该部分(205b)的另一掺杂剂种类而实现该部分(205a)中之所需的扩散阻挡能力。在其它的实施例中，当在第一部分(205a)被各别的掩模(图中未示出)覆盖的情形下执行将另一掺杂剂种类加入至该部分(205b)时，可控制氮化工艺(206)，以便将适于得到指定的扩散阻挡能力的之种类(207a)之量加入至该部分(205a)。

在一特定实施例中，可由氮构成种类(207a)，这是因为氮结合二氧化硅时大幅减少硼扩散以及电荷载子穿隧等的效应。在某些实施例中，当需要修改该部分(205a)的厚度时，可至少部分地在氧化环境中执行工艺(206)，因而增加该部分(205a)的厚度，且同时也加入种类(207a)。在完成了氮化工艺(206)之后，可诸如以已为大家接受的光刻胶灰化工艺(resist ashing process)去除设置作为光刻胶掩模的掩模(233)，然后执行已为大家接受的清洗工艺。

图2b以示意图标出在完成了前文所述的工艺之后的半导体器件(200)。此外，器件(200)接受另一工艺(208)，以将在某些实施例中可与种类(207a)不同的掺杂剂种类(207b)至少导入至该部分(205b)中。在所示之实施例中，系针对部分(205a)、(205b)两者同时执行工艺(208)，因而增加了该部分(205a)内的介电掺杂剂之浓度，而得到该部分(205b)内以及邻近半导体区(203)内的所需之降低的介电掺杂剂浓度。在一实施例中，可将工艺(208)执行为氮化工艺，因而亦将氮加入为种类(207b)。在其它的实施例中，种类(207b)可代表诸如碳等的另一材料。因此，当在没有用来覆盖该部分(205a)的掩模之情形下执行工艺(208)时，选择藉由具有某一程度穿透到区(202)之藉由工艺(206)及(208)而于层部分(205a)中接受的介电掺杂剂之结合浓度(也标示为207a)，以得到目标浓度以及因而将在区(202)中及区(202)上形成的高度先进P沟道晶体管所需之目标扩散阻挡能力。在此同时，可选择该部分(205b)中之介电掺杂剂浓度，以得到必要的介电系数以及对电子穿隧的阻挡效果，而将区(203)内的诸如氮等的种类(207b)之整体介电掺杂剂浓度维持在所需的低程度，以便不会过度损及电子移动性。

在完成了前文所述的工艺序列之后，可执行热处理，以将种类(207a)及(207b)更均匀地分布在各别的部分(205b)及(205a)内。例如，时间期间在5至60秒且温度范围大约在600℃至1000℃的快速热退火(rapid thermal anneal)工艺可适于增强部分(205a)及(205b)内的介电掺杂剂均匀性。

在其它的实施例中，可易于颠倒图2a及2b所示之工艺顺序，亦即，可诸如在没有任何掩模的情形下将工艺(208)施加在最初形成的栅极绝缘层(205b)，因而大致在该等部分(205a)及(205b)内提供了相同的介电掺杂剂分布。之后可形成掩模(233)，并可执行工艺(206)，因而将该部分(205a)内的介电掺杂剂浓度增加到所需的程度。在去除了掩模(233)之后，然后可执行对应的热处理，以增强该等部分(205a)及(205b)内的介电掺杂剂均匀性。

图2c以示意图标出根据本发明的进一步实施例之半导体器件(200)。在此种情形中，系在半导体区(203)之上形成掩模(233)，可设有任何中间屏蔽层(screening layer)(图中未示出)等的层，而露出可被任何屏蔽层等的层(为了便利，图2c中并未示出该等层)覆盖的区(202)。因此，尚未形成图2a及2b所示之栅极绝缘层(205)。半导体器件(200)接受工艺(206)，以将介电掺杂剂加入至露出的区(202)，其中工艺(206)可代表诸如基于氮离子的离子注入工艺。因此，器件(200)包括在半导体区(202)的表面部分的种类(207a)，其中藉由工艺(206)的工艺参数控制种类(207a)的平均穿透深度。例如，如果工艺(206)代表离子注入工艺，则可相应地选择注入能量，以得到所需的穿透深度。例如，可针对为仍待形成的栅极绝缘层(205)的厚度之数量级之平均穿透深度，而使用数千伏特(kV)的注入能量。因此，当选择适当的注入能量时，可考虑到诸如氧化物层等的任何屏蔽层之存在。已有一些用来估计各种离子进入各种材料的穿透深度之适用的仿真程序，且可使用这些仿真程序来选择适当的工艺参数。在工艺(206)之后，可去除掩模(233)，且半导体器件(200)可接受氧化工艺，以在半导体区(202)及(203)上形成栅极绝缘层。

图2d以示意图标出具有栅极绝缘层(205)之器件(200)，而栅极绝缘层(205)具有部分(205a)及(205b)，其中该部分(205a)额外地包括介电掺杂剂种类(207a)。在一实施例中，可由热氧化工艺形成该等层部分(205a)、(205b)，而在该热氧化工艺期间，诸如包括氮的介电掺杂剂种类(207a)之扩散比氧及硅之扩散大幅减少，因而确保介电掺杂剂种类(207a)被大致局限在该层部分(205a)，尤其在工艺(206)期间平均穿透深度大致对应于该层(205)的厚度时。

图2e以示意图标出在用来将第二掺杂剂种类(207b)至少导入至该部分(205b)的工艺(208)期间之半导体器件(200)。在所示之实施例中，种类(207b)也被导入至该层部分(205a)，因而在该层部分(205a)中及附近处得到最终所需之介电掺杂剂浓度。可将工艺(208)执行为前文中参照图2a及2b所述的氮化工艺。应当进一步了解，亦可利用掩模来执行工艺(208)，以便大致避免将介电掺杂剂加入至该层部分(205a)。在此种情形中，亦如同参照图2a及2b所述者，藉由工艺(206)可完全调整种类(207a)的必须介电掺杂剂浓度，因而在独立地调整该等部分(205a)及(205b)的特性上提供了增强的弹性。此外，也可根据两个掩模遮蔽步骤(masking step)而执行参照图2a及2b所述的工艺序列，以便在各别的其它层部分被覆盖的情形下，个别地加入种类(207a)及(207b)。

图2f以示意图标出根据本发明的进一步实施例之半导体器件(200)。在该实施例中，半导体器件(200)接受工艺(206)，以在没有任何掩模的情形下，将诸如种类(207b)等的可包括氮之介电掺杂剂种类加入至区(202)及(203)。应当了解，虽然尚未形成栅极绝缘层(205)，但是可在区(202)及(203)上形成诸如屏蔽层等的任何其它牺牲层。为了便利起见，图2f中并未示出任何此种视需要的牺牲层。可将工艺(206)执行为离子注入工艺，其中亦如前文所述，可适当地选择诸如注入能量及剂量等的工艺参数。

图2g以示意图标出具有分别在区(202)及(203)之上形成的栅极绝缘层(205)的部分(205a)及(205b)之器件(200)。可由热氧化作用及(或)化学氧化作用形成栅极绝缘层(205)，其中亦如参照图2b所述者，种类(207b)的降低之扩散系数确保该等介电掺杂剂被局限在该等部分(205a)及(205b)内及接近该等部分处。

图2h以示意图标出在形成覆盖该部分(205b)的掩模(233)之后而露出该部分(205a)之器件(200)。此外，器件(200)接受用来加入种类(207a)的工艺(208)，因而增加了该部分(205a)中及其附近的整体介电掺杂剂浓度。工艺(208)可以是前文所述之氮化工艺，或者可以是具有适当工艺参数的离子注入工艺。

图2i以示意图标出根据本发明的另一实施例之半导体器件(200)。在此种情形中，形成掩模(233)以覆盖区(203)，而露出区(202)，其中仍未形成栅极绝缘层(205)。此外，有关在区(203)及(202)上形成的任何牺牲层，适用前文所述的相同准则。此外，器件(200)接受工艺(206)，以将介电掺杂剂种类(207a)加入至区(202)。例如，工艺(206)可以是基于氮离子的离子注入工艺，其中可根据将要形成的栅极绝缘层(205)之目标厚度而使用适当的工艺参数以控制平均穿透深度。

图2j以示意图标出在去除掩模(233)之后且正在接受用来加入第二种类(207b)的工艺(208)之器件(200)。同样地，如前文所述，亦可根据一掩模(图中未示出)而执行工艺(208)，以大致避免将种类(207b)加入至区(202)，因而需要由工艺(206)完成区(202)中之最终预期的介电掺杂剂浓度。在所示之实施例中，在工艺(206)及(208)期间的结合之种类加入提供了区(202)内之所需整体介电掺杂剂浓度，使得在工艺(208)期间不需要任何其它的掩模。工艺(208)可代表基于诸如氮离子的离子注入工艺，可为该离子注入工艺选择诸如能量及剂量等的适当之注入参数，以便大致实现区(202)及(203)内之目标浓度。可根据测试衬底而自仿真及(或)实验容易地得到对应的工艺参数。在工艺(208)之后，可执行视需要的热处理，以增强种类(207a)及(207b)在深度方向及硬化注入引发的损害上之均匀性，其中当将氮用于第一及第二种类(207a)、(207b)时，诸如在15至60秒的一段时间以及在大约在700℃至1000℃范围内的温度可为适当。在其它的实施例中，可在没有施加先前的热处理之情形下，以热氧化工艺形成栅极绝缘层(205)，其中在该氧化工艺的起始阶段期间，可减少或防止氧的施加，以便在实际的氧化之前增强介电掺杂剂的均匀性。因此，可大致将区(202)及(203)中由注入引发的损害重新结晶(re-crystallized)，而增强介电掺杂剂的均匀性。然而，在其它的实施例中，可在没有任何先前的热处理或非氧化期间之情形下，对图2j所示之器件(200)执行受控制的热氧化工艺。

图2k以示意图标出在形成包含区(202)上形成的部分(205a)以及区(203)上形成的部分(205b)的栅极绝缘层(205)之后的半导体器件(200)，其中当将相同的掺杂剂种类用于工艺(206)及(208)时，该等部分(205a)及(205b)具有不同浓度的介电掺杂剂种类(207a)或(207b)，及(或)其中当将不同的掺杂剂种类用于工艺(206)及(208)时，该等部分(205a)及(205b)可具有不同类型的掺杂剂种类。此外，如前文中参照图2j所述者，在特定实施例中，可由热氧化工艺形成栅极绝缘层(205)，因而可采用已为大家赞同的受控制之热氧化配方。在其它的实施例中，在工艺(208)之后，可执行诸如快速热退火工艺等的热处理、以及后续的化学氧化工艺，以形成部分(205a)及(205b)。

如前文中参照图2a至2k所述者，本发明之实施例可形成栅极绝缘层部分(205a)、(205b)，由于在该等栅极绝缘层部分(205a)及(205b)中加入不同浓度之扩散阻挡介电掺杂剂及(或)不同类型之介电掺杂剂，使该等栅极绝缘层部分(205a)、(205b)具有经过局部调整的且不同的扩散阻挡能力。在特定实施例中，用来调整该等层部分(205a)及(205b)的阻挡能力之介电掺杂剂种类包括氮，而藉由氮化工艺及(或)离子注入工艺可将氮加入至该等各别部分，其中通常可将掩模遮蔽步骤用来提供局部改变的氮浓度。因此，可在部分(205a)内及部分(205a)的附近提供增加的氮浓度，以增强对硼扩散的阻挡效果，因而使具有栅极绝缘层部分(205a)的区(202)极有利于形成P沟道晶体管，而可特别调整该部分(205b)的特性，以不会过度损及区(203)中之电子移动性，其中传统上可能因该层部分(205b)的附近有过高的氮浓度而造成损及区(203)中之电子移动性。应当进一步了解，用来形成该等部分(205a)及(205b)的前文所述之实施例可极为有利于形成互补晶体管对，以大幅增强器件(200)的整体性能。在其它的实施例中，该等部分(205a)及(205b)可代表需要不同特性的栅极绝缘层的特定晶粒区之非邻近区域。此外，前文所述之工艺序列并不限于形成两个不同的部分(205a)、(205b)，而是可藉由导入另外的掩模遮蔽步骤而重复该等工艺序列，以产生三个或更多个具有不同的阻挡能力之层部分。例如，需要极快速开关时间(switching time)的晶体管组件在其栅极绝缘层部分可能需要比部分(205b)中降低的氮浓度甚至更低的氮浓度。在此种情形中，在诸如图2a至2j所示的两个先前介电掺杂剂导入步骤期间，可用掩模遮蔽对应的半导体区，而在最终步骤中，可将适当的介电掺杂剂浓度导入至这些半导体区。然后可因此重新设计用来将介电掺杂剂导入至该等部分(205b)及(205a)的该等先前步骤，以便考虑到导入介电掺杂剂的该第三步骤。对于三个以上的不同之阻挡能力而言，可根据器件要求而重复该程序。

基于具有不同阻挡能力的层部分(205a)及(205b)之衬底(201)，可根据传统的技术而继续对器件(200)的进一步处理。亦即，可在具有其特别设计的栅极绝缘层(205a)及(205b)之区(202)及(203)中及该等区上形成晶体管组件。

图2l以示意图标出在进一步的先进制造阶段中之器件(200)。可在区(202)中及区(202)上形成第一晶体管组件(210)，且该第一晶体管组件(210)可代表具有诸如硼掺杂的P掺杂漏极/源极区(212)以及包含栅极绝缘层(205a)的栅电极结构(211)之P沟道晶体管，其中可由与漏极/源极区(212)相同的材料掺杂该栅电极结构的至少大部分，其中抑制了通过栅极绝缘层(205a)的过度掺杂剂扩散。同样地，器件(200)包括第二晶体管组件(220)，该第二晶体管组件(220)可以是具有重浓度N掺杂源极/漏极区(222)以及栅电极结构(221)之N沟道晶体管，其中也系以N型掺杂剂掺杂该栅电极结构(221)的大部分。由于栅电极结构(221)的特别设计之栅极绝缘层(205b)，所以不会因对栅极绝缘层(205a)的扩散阻挡能力的要求，而如同图1b所示传统晶体管组件(120)的情形般地大幅影响到沟道区(203c)内之电子移动性。晶体管(210)及(220)可代表分别具有大约为50nm或甚至更小的栅极长度(211L)、(221L)之高度先进的晶体管器件。然而，应当了解，可将本发明的原理容易地应用于具有更长栅极长度之晶体管组件。

可藉由已为大家接受的微影、蚀刻、及间隔物(spacer)形成技术结合精密的注入及退火周期，根据包含栅电极结构(211)、(221)之沉积与图案化(patterning)之已为大家接受的工艺，而形成晶体管组件(210)及(220)。此外，可使用诸如具有提高的(raised)源极/漏极区的晶体管、及(或)需要在区(202)及/或(203)中形成内应变(internalstrain)的晶体管架构等的其它之晶体管架构。此外，区(202)及(203)可代表具有相同材料但不同晶向的半导体区。应当进一步了解，虽然系将器件(200)示为基体器件，但是亦可在区(202)及(203)内形成埋入绝缘层，以提供大致完成的被隔离之晶体管结构。

因此，本发明提供了一种用来形成特别设计的栅极绝缘层之强化技术，其中尤其可个别地调整有关硼穿透下方半导体区的阻挡能力，以符合特定的晶体管要求。因此，可藉由在各别的栅极绝缘层中提供诸如增加浓度的氮，而增强P沟道晶体管的阻挡能力，而可大致避免N沟道晶体管的性能降低，这是因为系针对高电子移动性而特别地设计了对应的栅极绝缘层。因此，可增强P沟道晶体管的可靠性及阈稳定性，而仍然可将N沟道晶体管的电子移动性保持在高程度。

前文所揭示的特定实施例只是供举例之用，这是因为熟悉此项技术者将可易于以不同但等效之方式修改及实施本发明而具有本发明揭示内容的好处。例如，可按照不同的顺序执行前文所述之工艺步骤。此外，除了在最后的权利要求书中所述者之外，本发明将不受本说明书中示出的结构或设计细节之限制。因而显然可改变或修改前文揭示的特定实施例，且将所有此类的变化视为在本发明的范围及精神内。因此，最后的权利要求书将述及本发明所寻求的保护。

Claims (14)

1.一种制造具有不同阻挡特性的栅极绝缘层(205)的半导体器件的方法，包括下列步骤：

在第一半导体区(202)及第二半导体区(203)上形成栅极绝缘层(205)；以及

通过将第一浓度的第一种类的介电掺杂剂导入至第一部分(205A)以及将不同于该第一种类的第二浓度的第二种类的介电掺杂剂导入至第二部分(205B)，选择性地调整该栅极绝缘层(205)的掺杂剂阻挡能力，使该栅极绝缘层(205)中对应于该第一半导体区(202)的该第一部分(205A)的掺杂剂在阻挡能力上、与该栅极绝缘层(205)中对应于该第二半导体区(203)的该第二部分(205B)不同。

2.如权利要求1所述的方法，其中该第一浓度与该第二浓度不同。

3.如权利要求1所述的方法，其中将该第一种类的介电掺杂剂选择性地导入至该第一部分(205A)，且将该第二种类的介电掺杂剂共同地导入至该第一及第二部分(205A，205B)。

4.如权利要求3所述的方法，其中选择性地导入该第一种类的介电掺杂剂包括在该栅极绝缘层之上形成掩模(233)，该掩模露出该第一部分(205A)且覆盖该第二部分(205B)。

5.如权利要求1所述的方法，其中该第一及第二种类的介电掺杂剂中的一个是氮。

6.如权利要求3所述的方法，其中在导入该第二种类的介电掺杂剂之前，导入该第一种类的介电掺杂剂。

7.如权利要求3所述的方法，其中在导入该第一种类的介电掺杂剂之前，导入该第二种类的介电掺杂剂。

8.如权利要求3所述的方法，进一步包括下列步骤：在导入该第一及第二种类的介电掺杂剂之后，执行热处理。

9.如权利要求2所述的方法，其中在形成该栅极绝缘层(205)之前，将该第一种类的介电掺杂剂导入到至少该第一半导体区(202)。

10.如权利要求9所述的方法，其中在形成该栅极绝缘层(205)之后，将该第二种类的介电掺杂剂导入至该第一及第二部分(205A，205B)。

11.如权利要求9所述的方法，其中在形成该栅极绝缘层(205)之前，将该第一种类的介电掺杂剂导入至该第一及第二半导体区(202，203)。

12.如权利要求11所述的方法，其中在形成该栅极绝缘层(205)之后，将该第二种类的介电掺杂剂导入至该第一及第二部分(205A，205B)中的一个。

13.如权利要求2所述的方法，其中在形成该栅极绝缘层(205)之前，将该第一和第二种类的介电掺杂剂导入至该第一及第二半导体区(202，203)。

14.如权利要求1所述的方法，进一步包括：在该第一半导体区(202)之上形成第一晶体管(210)的第一栅电极结构(211)；以及在该第二半导体区(203)之上形成第二晶体管(220)的第二栅电极结构(221)。

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