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TWI588995B - 半導體裝置及其製造方法 - Google Patents

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TWI588995B
TWI588995B TW100148627A TW100148627A TWI588995B TW I588995 B TWI588995 B TW I588995B TW 100148627 A TW100148627 A TW 100148627A TW 100148627 A TW100148627 A TW 100148627A TW I588995 B TWI588995 B TW I588995B
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山崎舜平
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半導體能源研究所股份有限公司
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Description

半導體裝置及其製造方法
所公開的本發明係關於一種使用氧化物半導體的半導體裝置及其製造方法。
注意，在本說明書中，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。本說明書中的電晶體是半導體裝置，包括該電晶體的電光裝置、半導體電路及電子裝置都包括在半導體裝置中。
用於以液晶顯示裝置或發光顯示裝置為代表的大部分的平板顯示器的電晶體由形成在玻璃基板上的非晶矽、單晶矽或多晶矽等矽半導體構成。此外，使用該矽半導體的電晶體被用於積體電路(IC)等。
將呈現半導體特性的金屬氧化物用於電晶體代替上述矽半導體的技術受到矚目。注意，在本說明書中，將呈現半導體特性的金屬氧化物稱為氧化物半導體。
例如，公開了作為氧化物半導體使用氧化鋅、In-Ga-Zn-O類氧化物製造電晶體，將該電晶體用於顯示裝置的像素的切換元件等的技術(參照專利文獻1及專利文獻2)。
另外，公開了在使用氧化物半導體的電晶體中，藉由在源極區及汲極區與源極電極及汲極電極之間作為緩衝層設置含氮的導電性高的氧化物半導體，來降低氧化物半導體與源極電極及汲極電極之間的接觸電阻的技術(參照專利文獻3)。
此外，公開了作為自對準地形成使用氧化物半導體的電晶體的源極區及汲極區的方法，使氧化物半導體表面露出，進行氬電漿處理，而降低該露出的部分的氧化物半導體的電阻率的方法(參照專利文獻1)。
然而，當使用該方法時，藉由使氧化物半導體表面露出，進行氬電漿處理，來對成為源極區及汲極區的部分的氧化物半導體也同時進行蝕刻，而源極區及汲極區薄層化(參照非專利文獻1的圖8)。其結果是源極區及汲極區的電阻增大，而且因薄層化引起的過蝕刻產生的不良品的概率也增大。
在用於對氧化物半導體進行的電漿處理的離子種類的原子半徑大時該現象變得顯著。
在氧化物半導體層的厚度充分厚時不成為問題，但是在將通道長度設定為200nm以下時，在防止短通道效應上要求將成為通道的部分的氧化物半導體層的厚度設定為20nm以下，較佳為10nm以下。在使用這樣薄的氧化物半導體層時，使用上述那樣的等離子處理不是較佳的。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2010-135774號公報
[非專利文獻1]
S. Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application”,IEDM Tech. Dig.，p.504，2010.
在使用電晶體的積體電路中，為了集成化需要電晶體的微型化。
在電晶體的微型化中，極端縮短通道長度的電晶體發生臨界值電壓的降低等電特性變動。該現象被稱為短通道效應，抑制該短通道效應是電晶體的微型化上的課題之一。
已知在室溫下與使用矽形成的電晶體相比，尤其是使用氧化物半導體的電晶體的截止電流小，這可認為是因為因熱激發而產生的載子少，即載子密度小。
本發明的一個方式的目的是提供一種不容易因微型化而產生電特性的變動的半導體裝置。
解決上述課題的方法是在使用氧化物半導體的電晶體中在包括通道形成區的氧化物半導體膜中設置包含摻雜物的區域。詳細而言，在包括通道形成區的氧化物半導體膜中設置兩處包含摻雜物的一對非晶區，各個區域的摻雜濃度設有差異。由此，由於在該氧化物半導體膜的汲極區中的電場可以緩和施加到該通道形成區的電場，所以可以抑制短通道效應。此外，在本說明書中，摻雜物是指添加到包含通道形成區的氧化物半導體膜的元素的總稱。
此外，通道形成區的氧化物半導體為非單晶，詳細而言，該通道形成區包含晶體部分，其中在從垂直於該非單晶的ab面的方向看時具有三角形或六角形或正三角形、正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。此外，在本說明書中，該晶體部分被稱為c軸配向晶體，具有該c軸配向晶體的氧化物半導體被稱為CAAC氧化物半導體(CAAC-OS：c-axis aligned crystalline oxide semiconductor)。另外，藉由使該通道形成區為CAAC氧化物半導體區，可以抑制因可見光或紫外光的照射而導致的電晶體的電特性變動，而可以提高半導體裝置的可靠性。
於是，本發明的一個方式是一種半導體裝置，該半導體裝置包括：包括第一區、與第一區的側面接觸的一對第二區以及與一對第二區的側面接觸的一對第三區的氧化物半導體膜；設置在氧化物半導體膜上的閘極絕緣膜；以及閘極絕緣膜上的重疊於第一區的第一電極，其中，第一區為CAAC氧化物半導體區，一對第二區及一對第三區為包含摻雜物的非晶氧化物半導體區，一對第三區的摻雜濃度比一對第二區的摻雜濃度高。
上述氧化物半導體膜較佳為包含選自In、Ga、Sn及Zn中的兩種以上的元素的氧化物半導體膜。
上述半導體裝置中具有與一對第三區電連接的第二電極及第三電極。
一對第二區及一對第三區可以藉由穿過閘極絕緣膜及在第一電極的側面設置的側壁絕緣膜而添加摻雜物來自對準地形成。換言之，藉由設置側壁絕緣膜，可以使一對第二區為所添加的摻雜物量少的區域(在本說明書中稱為低濃度區)。並且，可以使一對第三區為被摻雜的摻雜物量多的區域(在本說明書中稱為高濃度區)。此外，藉由設置側壁絕緣膜，可以將一對第二區形成在用作通道形成區的第一區與用作源極區及汲極區的一對第三區之間。
添加到一對第二區及一對第三區的摻雜物為氫或選自稀有氣體中的一種以上的元素，包含在一對第二區及一對第三區中的摻雜濃度較佳為1×1019atoms/cm3以上且1×1022atoms/cm3以下。再者，一對第二區的摻雜濃度更佳為5×1018atoms/cm3以上且小於5×1019atoms/cm3，且一對第三區的摻雜濃度更佳為5×1019atoms/cm3以上且1×1022atoms/cm3以下。
此外，在本發明的一個方式的半導體裝置中，第二電極及第三電極既可以採用與一對第三區的上表面接觸的方式，又可以採用與一對第三區的下表面接觸的方式。
形成閘極絕緣膜的範圍根據側壁絕緣膜的形成方法變化。明確而言，有形成閘極絕緣膜的範圍在第一區、第二區及第三區上的方式或只在第一區上的方式。
在作為側壁絕緣膜使用氮化物絕緣體膜，且作為閘極絕緣膜使用氧化物絕緣體膜時，藉由該氮化物絕緣體及該氧化物絕緣體的蝕刻選擇比，該閘極絕緣膜用作形成側壁絕緣膜時的蝕刻停止膜，可以抑制對與該閘極絕緣膜的下表面接觸的氧化物半導體膜的過蝕刻。其結果是，本結構的半導體裝置具有該閘極絕緣膜殘留在第一區、一對第二區及一對第三區上的結構。
此外，在作為側壁絕緣膜及閘極絕緣膜都使用氧化物絕緣體膜時，利用該氧化物絕緣體膜及第一電極的蝕刻選擇比，可以蝕刻設置在一對第二區及一對第三區上的該閘極絕緣膜。其結果是，本結構的半導體裝置具有在第一區上殘留有該閘極絕緣膜的結構。
用來形成作為本發明的一個方式的電晶體的低濃度區及高濃度區的摻雜物的添加可以使用離子摻雜法或離子植入法等。再者，在包含添加的摻雜物的氣體氛圍中產生電漿代替離子摻雜法或離子植入法，可以藉由對被添加物進行電漿處理來添加摻雜物。
此外，在作為摻雜物使用稀有氣體等的原子半徑大的元素，使用上述電漿處理來添加時，較佳的是，在閘極絕緣膜覆蓋氧化物半導體膜的狀態(閘極絕緣膜設置在第一區、一對第二區及一對第三區上的狀態)下進行。原因是，在電晶體的製造製程中，若在氧化物半導體膜露出的狀態下進行上述電漿處理，則有可能蝕刻氧化物半導體膜中的成為一對第三區的部分而薄膜化。
藉由上述方式，可以防止氧化物半導體膜的成為高濃度區的部分的蝕刻，抑制高濃度區的薄膜化。而且，也可以保持氧化物半導體膜與閘極絕緣膜之間的介面的清潔，從而可以提高電晶體的電特性及可靠性。
根據本發明的一個方式，可以提供一種電特性及可靠性良好且容易進行微型化的使用氧化物半導體的半導體裝置。
參照圖式詳細說明本發明的實施方式。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，本發明不侷限於以下的說明，其方式及詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。另外，在以下說明的本發明的結構中，在不同的圖式之間共同使用相同的圖式標記來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，在本說明書所說明的每個圖式中，每個結構的大小、膜的厚度或區域為了清晰可見而有時被誇大。因此，不一定侷限於其尺度。
另外，在本說明書中使用的“第一”、“第二”、“第三”等是用於避免構成要素的混淆而附加的，並不意味著對個數的限定。因此，也可以將“第一”適當地調換為“第二”或“第三”等來進行說明。
當在電路工作中改變電流流向時等，“源極電極”與“汲極電極”的功能有時彼此互換。因此，在本說明書中，“源極電極”和“汲極電極”可以互相調換。
實施方式1
在本實施方式中，參照圖1A至圖3E說明本發明的一個方式的電晶體的結構及製造方法。
〈電晶體100的結構及特徵〉
圖1A是電晶體100的平面圖。此外，為方便起見，在圖1A中不圖示基底絕緣膜102、閘極絕緣膜111及層間絕緣膜117。
在圖1A中，在氧化物半導體膜103上設置有第一電極113及設置在第一電極113的側面的側壁絕緣膜115。第二電極119a及第三電極119b藉由開口部116a、116b設置在氧化物半導體膜103的一對第三區109a、109b上。此外，第二電極119a及第三電極119b與一對第三區109a、109b的上表面接觸。電晶體100為頂閘極結構頂接觸型電晶體。
圖1B是電晶體100中的A-B間的剖面圖。在圖1B中，在基板101上設置有基底絕緣膜102，在基底絕緣膜102上設置有包括第一區105、一對第二區107a、107b及一對第三區109a、109b的氧化物半導體膜103。一對第二區107a、107b與第一區105的側面接觸地設置。一對第三區109a、109b與一對第二區107a、107b的側面接觸地設置。
在氧化物半導體膜103上設置有閘極絕緣膜111。在閘極絕緣膜111上設置有重疊於第一區105的第一電極113。第一電極113的側面與側壁絕緣膜115a、115b(側壁絕緣膜115)接觸地設置。
在閘極絕緣膜111、第一電極113及側壁絕緣膜115a、115b上設置有層間絕緣膜117。
第二電極119a及第三電極119b藉由設置在閘極絕緣膜111及層間絕緣膜117中的開口部116a、116b與一對第三區109a、109b接觸地設置。此外，閘極絕緣膜111與第一區105、一對第二區107a、107b及一對第三區109a、109b接觸。
第二電極119a及第三電極119b的端部的形狀可以為漸窄的形狀，但是第一電極113的端部的形狀較佳為垂直的形狀。藉由第一電極113的端部的形狀為垂直的形狀，在該第一電極113上形成成為側壁絕緣膜115(側壁絕緣膜115a、115b)的絕緣膜，進行各向異性高的蝕刻，從而可以形成側壁絕緣膜115(側壁絕緣膜115a、115b)。
此外，之後詳細說明，在圖1A及圖1B中一對第二區107a、107b相當於氧化物半導體膜103與側壁絕緣膜115重疊的區域。側壁絕緣膜115(側壁絕緣膜115a、115b)與第一電極113的側面及閘極絕緣膜111接觸的區域以外的至少一部分也可以具有彎曲形狀。
包括第一區105、一對第二區107a、107b及一對第三區109a、109b的氧化物半導體膜103為包括選自In、Ga、Sn及Zn中的兩種以上的元素的金屬氧化物。此外，該金屬氧化物的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。像這樣，藉由使用能隙寬的金屬氧化物，可以降低電晶體100的截止電流。
在電晶體100中，第一區105用作通道形成區。
第一區105為上述CAAC氧化物半導體區。雖然CAAC氧化物半導體不是單晶，但是也不只由非晶形成。另外，雖然CAAC氧化物半導體包括晶化部分(晶體部分)，但是有時不能明確辨別一個晶體部分與其他晶體部分的邊界。也可以用氮取代包含在CAAC氧化物半導體中的氧的一部分。另外，構成CAAC氧化物半導體的各晶體部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC氧化物半導體的基板面或CAAC氧化物半導體膜的表面或膜面、介面等的方向)一致。或者，構成CAAC氧化物半導體的各晶體部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC氧化物半導體的基板面或CAAC氧化物半導體膜的表面或膜面、介面等的方向)。CAAC氧化物半導體取決於其組成等成為導體、半導體或絕緣體。另外，CAAC氧化物半導體根據其組成等而呈現對可見光的透明性或不透明性。作為CAAC氧化物半導體的例子，可以舉出一種材料，即從垂直於所形成的表面、被形成的基板面或介面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其形成剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
此外，第一區105的氫濃度為1×1020atoms/cm3以下，較佳為1×1019atoms/cm3以下，更佳為1×1018atoms/cm3以下。通道形成區即第一區105為CAAC氧化物半導體區，且氫濃度被降低的電晶體100在光照射前後及BT(閘極偏壓溫度)應力測試前後由於臨界值電壓的變動小，所以具有穩定的電特性，從而可以說是可靠性高的電晶體。
一對第二區107a、107b及一對第三區109a、109b的導電率為10S/cm以上且1000S/cm以下，較佳為100S/cm以上且1000S/cm以下。此外，一對第三區109a、109b的導電率比一對第二區107a、107b的導電率高。注意，若導電率太低，則電晶體100的導通電流降低。
此外，一對第二區107a、107b及一對第三區109a、109b為包含摻雜物的非晶區。作為一對第二區107a、107b及一對第三區109a、109b的摻雜物，添加有氫或選自稀有氣體中的一種以上的元素。
藉由增加一對第二區107a、107b及一對第三區109a、109b的摻雜濃度，可以增加載子密度，但是若過度增加摻雜濃度，則摻雜物阻擋載子的遷移，而降低一對第二區107a、107b及一對第三區109a、109b的導電性。
因此，一對第二區107a、107b及一對第三區109a、109b的摻雜濃度較佳為5×1018atoms/cm3以上且1×1022atoms/cm3以下。再者，一對第三區109a、109b的摻雜濃度比一對第二區107a、107b的摻雜濃度高。明確而言，一對第二區107a、107b的摻雜濃度為5×1018atoms/cm3以上且小於5×1019atoms/cm3，一對第三區109a、109b的摻雜濃度較佳為5×1019atoms/cm3以上且1×1022atoms/cm3以下。此外，這些摻雜濃度的差異由於在電晶體100中設置有側壁絕緣膜115(側壁絕緣膜115a、115b)，所以在添加摻雜物的製程中自對準地形成。
一對第三區109a、109b用作電晶體100的源極區及汲極區。電晶體100在通道形成區即第一區105的兩端設置摻雜濃度有差異的非晶區(低濃度區及高濃度區)，從而可以緩和施加到通道形成區即第一區105的電場。詳細而言，藉由在通道形成區即第一區105的兩端設置低濃度區即一對第二區107a、107b及高濃度區即一對第三區109a、109b，電晶體100顯示幾乎不產生在第一區105形成的通道中的帶端的彎曲的效果。因此，藉由設置一對第二區107a、107b及一對第三區109a、109b，可以抑制短通道效應。
〈電晶體100的製造方法〉
接著，參照圖2A至圖2C以及圖3A至圖3E說明電晶體100的製造方法。
在基板101上形成基底絕緣膜102。基底絕緣膜102可以藉由濺射法、CVD法、塗敷法等形成。此外，對基底絕緣膜102的厚度沒有限制，但是基底絕緣膜102的厚度較佳為50nm以上。
儘管對基板101的材質等沒有很大的限制，但是該基板至少需要具有能夠承受之後的熱處理程度的耐熱性。例如，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等作為基板101。另外，也可以應用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板101。
此外，作為基板101，也可以使用撓性基板。當在撓性基板上設置電晶體時，既可以直接在撓性基板上製造電晶體，又可以在其他基板上製造電晶體之後，剝離其並轉置到撓性基板。注意，為了剝離電晶體並轉置到撓性基板，較佳的是，在上述其他基板與電晶體之間形成容易進行剝離的區域。
基底絕緣膜102除了防止來自基板101的雜質(例如，Li或Na等鹼金屬等)的擴散之外還防止因為在電晶體100的製造製程中的蝕刻製程而蝕刻基板101。
此外，作為基底絕緣膜102，使用選自氧化矽膜、氧化鎵膜、氧化鋁膜等氧化物絕緣膜或氮化矽膜、氮化鋁膜等氮化物絕緣膜或氧氮化矽膜、氧氮化鋁膜、氮氧化矽膜中的絕緣膜的單層結構或這些的疊層結構。此外，基底絕緣膜102較佳為與氧化物半導體膜103接觸的部分包含氧。
在使用濺射法形成基底絕緣膜102時，使用矽靶材、石英靶材、鋁靶材或氧化鋁靶材等，在含氧的氛圍中形成即可。在氛圍氣體中的氧的比率占氛圍氣體整體的6體積%以上。較佳為50體積%以上。藉由提高氛圍氣體中的氧氣體的比率，可以形成藉由加熱釋放氧的絕緣膜。
較佳的是，儘量去除靶材中的氫。明確而言，藉由使用OH基為100ppm以下，較佳為10ppm以下，更佳為1ppm以下的氧化物靶材，從而降低基底絕緣膜102中的氫濃度，可以提高電晶體100的電特性及可靠性。例如，熔融石英易於使OH基為10ppm以下，且其成本低，因此是較佳的。當然，也可以使用OH基濃度低的合成石英的靶材。
再者，在電晶體100的製造中，由於Li或Na等鹼金屬為雜質，所以較佳的是含量少。在作為基板101使用包含鹼金.屬等雜質的玻璃基板時，為了防止鹼金屬的進入，作為基底絕緣膜102較佳為形成上述氮化物絕緣膜，再者，較佳的是在上述氮化物絕緣膜上層疊上述氧化物絕緣膜。
在此，氧氮化矽是指在其組成上氧含量多於氮含量，例如，包含50原子%以上且70原子%以下的氧、0.5原子%以上且15原子%以下的氮、25原子%以上且35原子%以下的矽以及0原子%以上且10原子%以下的氫。另外，氮氧化矽膜是指在其組成上氮含量多於氧含量，例如，包含5原子%以上且30原子%以下的氧、20原子%以上且55原子%以下的氮、25原子%以上且35原子%以下的矽、10原子%以上且25原子%以下的氫。但是，上述範圍是為當利用盧瑟福背散射光譜法(RBS: Rutherford Backscattering Spectrometry)或氫前方散射法(HFS: Hydrogen Forward Scattering)來測定時的範圍。此外，構成元素的含量比率取其總計不超過100原子%的值。
此外，基底絕緣膜102較佳為在與氧化物半導體膜103接觸的部分包含氧，作為基底絕緣膜102也可以使用藉由加熱釋放氧的絕緣膜。注意，“藉由加熱釋放氧”是指當利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析時，換算為氧原子的氧的釋放量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。
以下，說明藉由TDS分析將氧的釋放量換算為氧原子而定量的方法。
進行TDS分析時的氣體的釋放量與光譜的積分值成正比。因此，根據絕緣膜的光譜的積分值與標準樣品的基準值的比，能夠計算出氣體的釋放量。標準樣品的基準值是指包含既定的原子的樣品的、相對於光譜的積分值的原子密度的比例。
例如，根據作為標準樣品含有既定的密度的氫的矽晶片的TDS分析結果以及絕緣膜的TDS分析結果，來自絕緣膜中的氧分子的釋放量(NO2)可以藉由算式1來求得。在此，假設藉由TDS分析而獲得的質量數32且檢測出的所有譜均來自氧分子。作為質量數32的有CH3OH，但由於存在的可能性低，所以在此不考慮。此外，關於包含氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子，由於自然界中存在的比率極低，所以不考慮。
[算式1]
NO2=NH2/SH2×SO2×α　(算式1)
NH2是將從標準樣品脫離的氫分子換算成密度而獲得的值。SH2是藉由TDS來分析標準樣品時的譜的積分值。在此，標準樣品的基準值是NH2/SH2。SO2是藉由TDS來分析絕緣膜時的譜的積分值。α是影響TDS分析中的譜強度的係數。至於算式1的細節，可以參照日本專利申請公開平6-275697公報。注意，上述氧的釋放量的數值使用由電子科學株式會社製造的熱脫附譜裝置EMD-WA1000S/W、作為標準樣品使用包含1×1016atoms/cm3的氫原子的矽晶片來測量。
此外，在TDS分析中，氧的一部分作為氧原子檢測出。氧分子和氧原子的比率可以根據氧分子的離子化率算出。此外，由於上述α包含氧分子的離子化率，所以藉由評價氧分子的釋放量，可以估計氧原子的釋放量。
此外，NO2為氧分子的釋放量。在絕緣膜中，換算成氧原子時的氧的釋放量為氧分子的釋放量的2倍。
作為藉由加熱釋放氧的絕緣膜的一個例子，有氧過剩的氧化矽(SiOX(X>2))。在氧過剩的氧化矽(SiOX(X>2))中，每單位體積中包含多於矽原子數的2倍的氧原子。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜法來測定的值。
藉由作為基底絕緣膜102使用藉由加熱釋放氧的絕緣膜，從而對氧化物半導體膜103供應氧，可以降低基底絕緣膜102與氧化物半導體膜103之間的介面態(介面準位)。因此，可以抑制起因於電晶體100的工作而產生的電荷等被俘獲到基底絕緣膜102與氧化物半導體膜103之間的介面，而可以使電晶體100為電特性的劣化少的電晶體。
再者，有時起因於氧化物半導體膜103的氧缺陷產生電荷。一般而言，氧化物半導體中的氧缺陷的一部分成為施體而產生作為載子的電子。換言之，在電晶體100中，氧化物半導體膜103的氧缺陷的一部分成為施體而產生載子即電子，從而電晶體100的臨界值電壓向負方向變動。而且，在氧化物半導體膜103中，在氧化物半導體膜103與基底絕緣膜102之間的介面附近產生的氧缺陷中容易產生該電子的生成。藉由氧從基底絕緣膜102充分釋放到氧化物半導體膜103，可以補充使臨界值電壓向負方向變動的氧化物半導體膜103的氧缺陷。
即，藉由作為基底絕緣膜102使用藉由加熱釋放氧的絕緣膜，降低氧化物半導體膜103與基底絕緣膜102之間的介面態以及氧化物半導體膜103的氧缺陷，可以減少氧化物半導體膜103與基底絕緣膜102之間的介面的電荷俘獲的影響。
接著，在基底絕緣膜102上形成氧化物半導體膜103。
明確而言，形成膜整體為CAAC氧化物半導體膜的氧化物半導體膜140，然後藉由對氧化物半導體膜140添加摻雜物來形成一對第二區107a、107b及一對第三區109a、109b，而形成氧化物半導體膜103。以下，說明在添加摻雜物形成一對第二區107a、107b及一對第三區109a、109b之前的CAAC氧化物半導體膜即氧化物半導體膜140的製造方法。
作為CAAC氧化物半導體膜的氧化物半導體膜140的製造方法有兩種方法。
一個方法是在形成氧化物半導體時邊加熱基板邊形成氧化物半導體的方法(為方便起見，該方法稱為1步法)，而另一個方法是分兩次形成氧化物半導體而進行兩次加熱處理來製造的方法(為方便起見，該方法稱為2步法)。
首先，說明使用1步法形成氧化物半導體膜140的方法。
首先，使用在形成氧化物半導體膜103時說明的氧化物半導體材料，藉由濺射法邊加熱形成有基底絕緣膜102的基板101邊形成氧化物半導體膜。此外，從方便起見，將在本製程中形成的氧化物半導體膜稱為氧化物半導體膜130。將加熱基板101的溫度設定為200℃以上且400℃以下，較佳為設定為250℃以上且350℃以下。氧化物半導體膜130以1nm以上且50nm以下的厚度形成即可。
在此，以下詳細說明形成氧化物半導體膜130的濺射裝置。
形成氧化物半導體膜130的處理室的洩漏率較佳為1×10-10Pa‧m3/秒以下，由此在藉由濺射法形成時，可以降低雜質混入到膜中的情況。
為了降低洩漏率，除了外部洩漏以外還需要降低內部洩漏。外部洩漏是指由於微小的孔或密封不良等從真空系統的外部流入氣體。內部洩漏起因於從真空系統內的閥等的隔板的洩漏或從內部的構件的釋放氣體。為了使洩漏率為1×10-10Pa‧m3/秒以下，需要從外部洩漏及內部洩漏兩方面採取對策。
為了減少外部洩漏，使用金屬墊片密封處理室的關閉部分即可。作為金屬墊片較佳為使用由氟化鐵、氧化鋁或氧化鉻覆蓋的金屬材料。金屬墊片與O形環相比密接性高，可以減少外部洩漏。此外，藉由使用由氟化鐵、氧化鋁或氧化鉻等利用鈍化而覆蓋的金屬材料，可以抑制從金屬墊片產生的含氫的釋放氣體，且可以減少內部洩漏。
用作處理室的內壁的構件也可以使用含氫的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩或者使用這些元素覆蓋含鐵、鉻及鎳等的至少一種的合金材料的構件。含鐵、鉻及鎳等的至少一種的合金材料具有剛性，耐熱且適合於加工。在此，為了使處理室的內壁的表面積小，藉由使用拋光等降低該構件的表面凹凸，可以減少釋放氣體。或者，該構件也可以由氟化鐵、氧化鋁或氧化鉻等鈍化物覆蓋。
再者，在處理室中引入氛圍氣體之前，較佳為設置氛圍氣體的精製器。此時，將從精製器到處理室的配管的長度設定為5m以下，較佳為1m以下。藉由將配管的長度設定為5m以下或1m以下，可以根據配管的長度減少來自配管的釋放氣體的影響。
可以適當地組合粗真空泵如乾燥泵等以及高真空泵如濺射離子泵、渦輪分子泵及低溫泵等而進行處理室的排氣。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的排氣能力低。從而，組合對水的排氣能力高的低溫泵和對氫的排氣能力高的濺射離子泵而使用是有效果的。
存在於處理室的內的吸附物雖然因為吸附於內壁不會影響到處理室的壓力，但是卻會成為從處理室排氣時的氣體釋放的原因。因此，雖然洩漏率和排氣速度之間沒有關聯，但是重要的是：使用排氣能力高的泵，儘量使存在於處理室的吸附物脫離，以預先實現排氣。另外，為了促進吸附物的脫離，也可以焙烤處理室。藉由進行焙烤可以使吸附物的脫離速度提高10倍左右。可以在100℃以上且450℃以下進行焙烤。此時，一邊導入惰性氣體一邊去除吸附物，這樣可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。
在濺射法中，用來產生電漿的電源裝置可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
在使用濺射法形成氧化物半導體膜130時，作為靶材可以使用含有鋅的金屬氧化物靶材。此外，也可以使用含有選自銦、鎵、錫及鋅中的兩種以上的元素的金屬氧化物靶材。作為該靶材，例如可以使用如下靶材：四元類金屬氧化物諸如In-Sn-Ga-Zn類金屬氧化物；三元類金屬氧化物諸如In-Ga-Zn類金屬氧化物、In-Sn-Zn類金屬氧化物、In-Al-Zn類金屬氧化物、Sn-Ga-Zn類金屬氧化物、Al-Ga-Zn類金屬氧化物、Sn-Al-Zn類金屬氧化物、In-Hf-Zn類金屬氧化物、In-La-Zn類金屬氧化物、In-Ce-Zn類金屬氧化物、In-Pr-Zn類金屬氧化物、In-Nd-Zn類金屬氧化物、In-Sm-Zn類金屬氧化物、In-Eu-Zn類金屬氧化物、In-Gd-Zn類金屬氧化物、In-Tb-Zn類金屬氧化物、In-Dy-Zn類金屬氧化物、In-Ho-Zn類金屬氧化物、In-Er-Zn類金屬氧化物、In-Tm-Zn類金屬氧化物、In-Yb-Zn類金屬氧化物、In-Lu-Zn類金屬氧化物；二元類金屬氧化物諸如In-Zn類金屬氧化物、Sn-Zn類金屬氧化物、In-Ga類金屬氧化物；或者包含銦、錫或鋅等的一元類金屬氧化物等。
作為靶材的一個例子，包含In、Ga及Zn的金屬氧化物靶材(In-Ga-Zn類金屬氧化物)具有組成比為In2O3:Ga2O3:ZnO=1:1:1[莫耳數比]。另外，還可以使用組成比為In2O3:Ga2O3:ZnO=1:1:2[莫耳數比]的靶材、組成比為In2O3:Ga2O3:ZnO=1:1:4[莫耳數比]的靶材或組成比為In2O3:Ga2O3:ZnO=2:1:8[莫耳數比]的靶材。
此外，氛圍氣體適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍、稀有氣體及氧的混合氣體。此外，作為氛圍氣體，較佳為使用氫、水、羥基或氫化物等雜質被去除的高純度氣體。
藉由使用上述濺射裝置，可以形成降低氫的混入的氧化物半導體膜130。
此外，也可以在真空下連續形成基底絕緣膜102及氧化物半導體膜130。例如，也可以在藉由熱處理或電漿處理去除基板101表面的含氫的雜質之後，不暴露於大氣地形成基底絕緣膜102，接著不暴露於大氣地形成氧化物半導體膜130。藉由上述步驟，減少基板101表面的含氫的雜質，並且，可以抑制在基板101與基底絕緣膜102之間的介面、基底絕緣膜102與氧化物半導體膜130之間的介面附著大氣成分。其結果是，可以製造電特性良好且可靠性高的電晶體100。
接著，藉由進行第一光刻製程，在氧化物半導體膜130上形成抗蝕劑掩模。使用該抗蝕劑掩模，在第一蝕刻製程中進行加工而形成島狀的氧化物半導體膜132。此外，該抗蝕劑掩模除了光刻製程之外還可以適當地使用噴墨法、印刷法等。
在第一蝕刻製程中，較佳為進行蝕刻以使島狀的氧化物半導體膜132的端部成為漸窄的形狀。藉由島狀的氧化物半導體膜132的端部形成為漸窄的形狀，可以提高之後形成的閘極絕緣膜111的覆蓋性。在使用光刻製程時，藉由邊使抗蝕劑掩模退縮邊蝕刻可以將島狀的氧化物半導體膜132的端部形成為漸窄的形狀。
第一蝕刻製程既可以應用乾蝕刻或濕蝕刻，又可以組合兩者來進行。作為進行濕蝕刻的蝕刻液，可以使用磷酸、醋酸及硝酸的混合溶液、過氧化氫氨水(31wt%過氧化氫溶液：28wt%氨水：水=5：2：2(體積比))等。此外，也可以使用ITO07N(由日本關東化學株式會社製造)。
作為用於乾蝕刻的蝕刻氣體，較佳為使用包含氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。
另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻，可以使用平行平板RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈形電極的電力量、施加到基板側的電極的電力量、基板側的電極溫度等)，以便加工為所希望的形狀。
在形成氧化物半導體膜132之後進行加熱處理，而形成氧化物半導體膜140。將加熱處理的溫度設定為150℃以上且650℃以下，較佳為250℃以上且450℃以下，在氧化性氛圍或惰性氛圍下進行加熱處理。在此，氧化氛圍是指含有10ppm以上的氧、臭氧、氧化氮等氧化氣體的氛圍。此外，惰性氛圍是指上述氧化氣體小於10ppm，還填充有氮或稀有氣體的氛圍。將處理時間設定為3分鐘至24小時。處理時間越長可以形成晶體區的比率比非晶區多的氧化物半導體膜，但是由於超過24小時的熱處理導致產率的降低，因此不是較佳的。此外，該加熱處理也可以在形成氧化物半導體膜132之後形成閘極絕緣膜111再進行。
上述加熱處理在從氧化物半導體膜132釋放氫的同時，將包含在基底絕緣膜102中的氧的一部分擴散到氧化物半導體膜132、基底絕緣膜102中的氧化物半導體膜132的介面附近。
對用於加熱處理的加熱處理裝置沒有特別的限制，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用電爐或如GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是利用從燈如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等發出的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。
在此，說明使用2步法形成氧化物半導體膜140的方法。
形成第一氧化物半導體膜，在氮、氧、稀有氣體或乾燥空氣的氛圍下，進行400℃以上且750℃以下的第一加熱處理。藉由該第一加熱處理，在包括第一氧化物半導體膜的表面的區域形成具有晶體區的第一晶體氧化物半導體膜。然後，形成比該第一氧化物半導體膜厚的第二氧化物半導體膜，進行400℃以上且750℃以下的第二加熱處理，以該第一晶體氧化物半導體膜為晶體生長的晶種，向上方進行晶體生長，使第二氧化物半導體膜整體晶化(形成第二晶體氧化物半導體膜)。藉由將上述步驟形成的第一晶體氧化物半導體膜及第二晶體氧化物半導體膜用作氧化物半導體膜130，進行上述第一光刻製程及上述第一蝕刻製程，形成氧化物半導體膜132，藉由在1步法中說明的形成氧化物半導體膜132之後進行的加熱處理，可以形成氧化物半導體膜140。此外，用於第一加熱處理及第二加熱處理的加熱處理裝置使用用於1步法中說明的氧化物半導體膜132形成之後進行的加熱處理的加熱處理裝置中的任一種。
接著，在氧化物半導體膜140上形成閘極絕緣膜111、第一電極113(參照圖3A)。閘極絕緣膜111可以與基底絕緣膜102同樣地形成。將閘極絕緣膜111的厚度較佳為設定為1nm以上且300nm以下，更佳為5nm以上且50nm以下。
閘極絕緣膜111可以使用選自氧化矽膜、氧化鎵膜、氧化鋁膜、氮化矽膜、氧氮化矽膜、氧氮化鋁膜以及氮氧化矽膜中絕緣膜的單層結構或它們的疊層結構。在閘極絕緣膜111中，也較佳為在與氧化物半導體膜103接觸的部分包含氧。此外，也可以使用藉由加熱釋放氧的絕緣膜。作為閘極絕緣膜111，藉由使用藉由加熱釋放氧的絕緣膜，可以修復產生在氧化物半導體膜103中的缺陷，可以抑制電晶體100的電特性的劣化。
此外，可以使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOyN2(x>0、y>0、z>0))、鋁酸鉿(HfAlxOy(x>0、y>0))等的high-k材料。high-k材料由於介電常數高，所以例如在具有與將氧化矽膜用於閘極絕緣膜時相同的閘極絕緣膜電容的情況下，可以在物理上將閘極絕緣膜形成得較厚。因此，可以減少閘極洩漏電流。此外，作為閘極絕緣膜111，既可以使用該high-k材料作為單層結構，又可以使用與上述絕緣膜的疊層結構。
第一電極113藉由濺射法使用上述導電材料形成導電膜。藉由進行第二光刻製程，在該導電膜上形成抗蝕劑掩模之後，使用該抗蝕劑掩模在第二蝕刻製程中加工，形成第一電極113。對第一電極113的厚度沒有特別的限制，可以根據使用的導電材料的電阻或製造製程所需要的時間適當地決定。
此外，成為閘極絕緣膜111及第一電極113的導電膜較佳不暴露於大氣地連續形成。
第一電極113作為導電材料使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的單體金屬或以這些元素為主要成分的合金的單層結構或疊層結構。例如，有如下結構：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鎢膜上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜上層疊銅膜的兩層結構；鈦膜、在該鈦膜上重疊鋁膜、在其上形成鈦膜的三層結構等。此外，也可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。此外，第一電極113也用作佈線。
此外，在第一電極113與閘極絕緣膜111之間較佳為設置含氮的In-Ga-Zn-O膜、含氮的In-Sn-O膜、含氮的In-Ga-O膜、含氮的In-Zn-O膜、含氮的Sn-O膜、含氮的In-O膜、金屬氮化膜(InN、ZnN等)。這些膜具有5eV，較佳為具有5.5eV以上的功函數，在電晶體100的電特性中，可以將臨界值電壓設定為正值，可以使電晶體100為所謂的常截止電晶體。例如，在使用含氮的In-Ga-Zn-O膜時，使用至少比氧化物半導體膜140高的氮濃度，明確而言，7原子%以上的In-Ga-Zn-O膜。
接著，形成側壁絕緣膜115a、115b。側壁絕緣膜115(包括側壁絕緣膜115a、115b)使用在形成基底絕緣膜102及閘極絕緣膜111時說明的絕緣膜的任一種形成。
電晶體100在第一區105、一對第二區107a、107b及一對第三區109a、109b的任一區域均設置有閘極絕緣膜111。為了實現這種結構，使閘極絕緣膜111及側壁絕緣膜115(包括側壁絕緣膜115a、115b)為蝕刻速率不同的絕緣膜即可。藉由採用這種結構，在形成側壁絕緣膜115時，可以將閘極絕緣膜111用作蝕刻停止膜。藉由將閘極絕緣膜111用作蝕刻停止膜，可以抑制對氧化物半導體膜140的過剩的蝕刻。再者，也可以容易檢測出形成側壁絕緣膜115時的蝕刻終點(end point)。此外，藉由將側壁絕緣膜111用作蝕刻停止膜，可以容易控制側壁絕緣膜115的寬度(圖1B中的側壁絕緣膜115a、115b與閘極絕緣膜111接觸的寬度)。作為低濃度區的一對第二區107a、107b的範圍對應於側壁絕緣膜115的寬度(圖1B中的側壁絕緣膜115a、115b與閘極絕緣膜111接觸的寬度)而決定。藉由擴大該低濃度區的範圍，相應地可以緩和施加到用作通道形成區的第一區105的電場。
首先，在閘極絕緣膜111及第一電極113上形成成為側壁絕緣膜115a、115b的絕緣膜114(參照圖3B)。絕緣膜114可以與基底絕緣膜102同樣地形成，並為上述列舉的絕緣膜的任一種。對絕緣膜114的厚度沒有特別的限制，藉由對絕緣膜114進行第三蝕刻製程，形成側壁絕緣膜115a、115b(參照圖3C)。第三蝕刻製程為各向異性高的蝕刻，藉由對絕緣膜114進行各向異性高的蝕刻，可以自對準地形成側壁絕緣膜115a、115b。在此，作為各向異性高的蝕刻，較佳為使用乾蝕刻，例如，作為蝕刻氣體，三氟甲烷(CHF3)、八氟環丁烷(C4F8)、四氟化碳(CF4)等的含氟的氣體，也可以添加氦(He)或氬(Ar)等稀有氣體或氫(H2)。再者，作為乾蝕刻，較佳為使用對基板施加高頻電壓的反應離子蝕刻法(RIE法)。
此外，一對第二區107a、107b的摻雜濃度對應於側壁絕緣膜115a、115b的厚度，因此為使一對第二區107a、107b的摻雜濃度成為上述值，決定側壁絕緣膜115a、115b的厚度，還決定第一電極113的厚度即可。此外，在此側壁絕緣膜115a、115b的厚度是指從與閘極絕緣膜111接觸的面到與第一電極113接觸的面的最頂部。
此外，低濃度區的一對第二區107a、107b的範圍對應於側壁絕緣膜115的寬度(在此，圖1B的側壁絕緣膜115a、115b與閘極絕緣膜111接觸的寬度)而決定。再者，由於側壁絕緣膜115的寬度對應於第一電極113的厚度，所以以一對第二區107a、107b的範圍成為所希望的範圍的方式決定第一電極113的厚度即可。
接著，對氧化物半導體膜140進行添加摻雜物150的處理，形成氧化物半導體膜103(參照圖3D)。
添加的摻雜物150為氫或選自稀有元素中任一種的一種以上的元素。此外，作為對氧化物半導體膜140添加摻雜物150的方法，可以使用離子摻雜法或離子植入法。藉由使用離子摻雜法或離子植入法，容易控制摻雜物150的添加深度(添加區域)，可以將摻雜物150精度良好地添加到氧化物半導體膜140。此外，在藉由離子摻雜法或離子植入法添加摻雜物150時，也可以邊加熱基板101邊進行。再者，代替離子摻雜法或離子植入法，也可以在含所添加摻雜物的氣體氛圍中產生電漿，對被添加物進行電漿處理而添加摻雜物。
氫在氧化物半導體膜140中用作電子提施體(施體)，使氧化物半導體膜140N型化。此外，稀有氣體元素在氧化物半導體膜140中產生缺陷，使氧化物半導體膜140N型化。此外，氫容易擴散，若氫擴散到作為通道形成區的第一區105，則電晶體特性有可能劣化。因此，作為摻雜物150較佳為使用稀有氣體元素。
此外，將稀有氣體等原子半徑大的元素用作摻雜物150，在使用上述電漿處理添加該元素時，較佳為採用閘極絕緣膜設置在第一區、一對第二區、一對第三區上的方式。例如，電晶體100採用成為源極區及汲極區的一對第三區109a、109b露出的方式，藉由進行上述電漿處理，有可能氧化物半導體膜140的成為一對第三區109a、109b的部分被蝕刻，從而薄膜化。藉由在將閘極絕緣膜111設置在第一區105、一對第二區107a、107b及一對第三區109a、109b上的狀態下進行蝕刻，閘極絕緣膜111防止成為氧化物半導體膜140的一對第三區109a、109b的部分的蝕刻，可以抑制薄膜化。並且，由於也可以將氧化物半導體膜103與閘極絕緣膜111之間的介面保持清潔，所以可以提高電晶體100的電特性及可靠性。
在對氧化物半導體膜140添加摻雜物150時，摻雜物150穿過閘極絕緣膜111及側壁絕緣膜115a、115b添加到氧化物半導體膜140。此外，關於添加在氧化物半導體膜140中的摻雜物150的量，與只穿過閘極絕緣膜111而被添加的區域相比，穿過閘極絕緣膜111及側壁絕緣膜115a、115b而被添加的區域的添加量少。從而，自對準地形成一對第二區107a、107b及一對第三區109a、109b(參照圖3E)。此外，摻雜物150不添加到氧化物半導體膜140中的與第一電極113重疊的區域。
再者，一對第二區107a、107b及一對第三區109a、109b，由於摻雜物150的添加的損傷其晶體性降低而成為非晶區。此外，藉由調節添加摻雜物150的量等，降低損傷的量，可以將一對第二區107a、107b及一對第三區109a、109b形成為不會成為完全的非晶區。在此情況下，一對第二區107a、107b及一對第三區109a、109b至少成為比第一區105的非晶區的比率大的區域。
此外，也可以在添加摻雜物150之後進行加熱處理。該加熱處理可以與在形成氧化物半導體膜140時進行的加熱處理同樣地進行，但是較佳為在一對第二區107a、107b及一對第三區109a、109b不晶化的溫度下進行。
此外，也可以多次進行對氧化物半導體膜140添加摻雜物150的處理。在多次進行對氧化物半導體膜140添加摻雜物150的處理時，摻雜物150既可以在多次中都使用相同的摻雜物，又可以在每次處理時改變摻雜物。例如，也可以在如圖3A那樣形成第一電極113之後，進行一次添加摻雜物150的處理(第一添加處理)，在形成側壁絕緣膜115a、115b之後，再次進行添加摻雜物150的處理(第二添加處理)。第一添加處理和第二添加處理中的摻雜物150既可以為相同的元素，又可以為不同的元素。
接著，在閘極絕緣膜111、側壁絕緣膜115a、115b及第一電極113上形成成為層間絕緣膜117的絕緣膜，對該絕緣膜及閘極絕緣膜111進行第三光刻製程及第四蝕刻製程，形成開口部116a、116b。第三光刻製程及第四蝕刻製程可以與第一光刻製程及第一蝕刻製程同樣地進行。
層間絕緣膜117可以藉由濺射法、CVD法等使用氧化矽膜、氧氮化矽膜、氮氧化矽膜或氮化矽膜形成。此時，作為層間絕緣膜117較佳為使用不藉由加熱釋放氧的膜。這是為了不降低一對第二區107a、107b及一對第三區109a、109b的導電率。明確而言，可以藉由CVD法以矽烷氣體為主要材料從氧氮化氣體、氮氣體、氫氣體及稀有氣體選擇適當的原料氣體，混合它們而形成即可。此外，可以將基板溫度設定為300℃以上且550℃以下。藉由使用CVD法，可以形成藉由加熱不容易釋放氧的膜。
接著，形成藉由開口部116a、116b與一對第三區109a、109b連接的第二電極119a及第三電極119b(參照圖1B)。
第二電極119a及第三電極119b分別也用作佈線，使用與在形成第一電極113時說明的材料相同的材料形成。
此外，由於在電晶體100中接觸於第二電極119a及第三電極119b的一對第三區109a、109b為被添加摻雜物的導電率高的區域，所以可以降低第二電極119a、第三電極119b與一對第三區109a、109b之間的接觸電阻，因此可以增大電晶體100的導通電流。
與第一電極113同樣地使用上述導電材料形成導電膜，對該導電膜進行第四光刻製程及第五蝕刻製程來形成第二電極119a及第三電極119b。此外，第四光刻製程及第五蝕刻製程可以與第一光刻製程及第一蝕刻製程相同。
藉由上述步驟，可以製造電晶體100。
像這樣，在所公開的發明的一個方式中，可以解決微型化所導致的問題，其結果是可以使電晶體的尺寸充分地縮小。藉由使電晶體的尺寸充分地縮小，半導體裝置所占的面積縮小，半導體裝置的取得個數增大。由此，可以抑制半導體裝置的製造成本。另外，由於在保持同樣功能的情況下將半導體裝置小型化，所以當採用相同的尺寸時，可以實現功能進一步得到提高的半導體裝置。另外，藉由通道長度的縮小也可以得到工作的高速化、低耗電量化等的效果。換言之，藉由根據所公開的發明的一個方式實現使用氧化物半導體的電晶體的微型化，可以得到微型化帶來的各種各樣的效果。注意，本實施方式可以與其他實施方式適當地組合。
實施方式2
在本實施方式中說明其結構的一部分與實施方式1所示的電晶體100的結構不同的電晶體200。
〈電晶體200的結構及特徵〉
電晶體200是與電晶體100的閘極絕緣膜111的形狀不同的電晶體。
圖4A是電晶體200的平面圖。此外，為方便起見，在圖4A中不圖示基底絕緣膜202、閘極絕緣膜211及層間絕緣膜217。
在圖4A中，在氧化物半導體膜203上設置有第一電極213及設置在第一電極213的側面的側壁絕緣膜215。第二電極219a及第三電極219b藉由開口部216a、216b設置在氧化物半導體膜203的一對第三區209a、209b上。此外，第二電極219a及第三電極219b與第三區209a、209b的上表面接觸。電晶體200為頂閘極結構頂接觸型電晶體。
圖4B是電晶體200中的C-D間的剖面圖。在圖4B中，在基板201上設置有基底絕緣膜202，在基底絕緣膜202上設置有包括第一區205、一對第二區207a、207b及一對第三區209a、209b的氧化物半導體膜203。一對第二區207a、207b與第一區205的側面接觸地設置。一對第三區209a、209b與一對第二區207a、207b的側面接觸地設置。
在氧化物半導體膜203上設置有閘極絕緣膜211。閘極絕緣膜211與第一區205接觸。在閘極絕緣膜211上設置有重疊於第一區205的第一電極213。第一電極213的側面與側壁絕緣膜215a、215b接觸地設置。
第二電極219a及第三電極219b藉由設置在第一電極213及側壁絕緣膜215a、215b上的層間絕緣膜217的開口部216a、216b與一對第三區209a、209b上表面接觸。
第二電極219a及第三電極219b的端部的形狀也可以為漸窄的形狀，而第一電極213的端部較佳為垂直的形狀。藉由使第一電極213的端部成為垂直的形狀，在第一電極213上形成成為側壁絕緣膜215(側壁絕緣膜215a、215b)的絕緣膜，進行各向異性高的蝕刻，從而可以形成側壁絕緣膜215(側壁絕緣膜215a、215b)。
此外，在圖4A中，第二區207a、207b相當於氧化物半導體膜203與側壁絕緣膜215重疊的區域。側壁絕緣膜215與第一電極213的側面及閘極絕緣膜211接觸的區域以外的至少一部分具有彎曲形狀。
在電晶體100中由於閘極絕緣膜111與第一區105、一對第二區107a、107b及一對第三區109a、109b接觸，所以開口部116a、116b設置在閘極絕緣膜111及層間絕緣膜117中。但是，在電晶體200中由於閘極絕緣膜211只與第一區205接觸，所以開口部216a、216b只設置在層間絕緣膜217中。
此外，在電晶體200中由於閘極絕緣膜211與第一區205接觸，所以閘極絕緣膜211不沿著氧化物半導體膜203的形狀(臺階差)覆蓋。換言之，閘極絕緣膜211沒有越過氧化物半導體膜203的臺階差的部分。由於閘極絕緣膜211沒有越過氧化物半導體膜203的臺階差的部分，所以電晶體200可以降低起因於閘極絕緣膜211的洩漏電流，且提高閘極絕緣膜211的耐壓性。由此，使閘極絕緣膜211減薄到將近5nm而使用也可以使電晶體工作。此外，藉由使閘極絕緣膜211薄膜化，可以抑制短通道效應，且提高電晶體的工作速度。
再者，在電晶體200中由於閘極絕緣膜211沒有延伸超過臺階差的部分，所以幾乎不產生在第一電極213與一對第二區207a、207b及一對第三區209a、209b之間的寄生電容。由此，電晶體200即使縮小通道長度，也可以降低臨界值電壓的變動。
〈電晶體200的製造方法〉
接著，參照圖2A至圖2C及圖5A至圖5E說明電晶體200的製造方法。
在電晶體200的製造方法中的直到形成成為閘極絕緣膜211的絕緣膜210之前的製程(形成圖2A至圖2C的氧化物半導體膜140的製程)與電晶體100相同，所以可以參照實施方式1(參照圖2A至圖2C)。此外，基板201及基底絕緣膜202可以採用與實施方式1所說明的基板101及基底絕緣膜102相同的結構。
接著，在氧化物半導體膜140上形成絕緣膜210。絕緣膜210可以使用用於實施方式1的閘極絕緣膜111的材料形成。在絕緣膜210上形成成為第一電極213的導電膜212(參照圖5A)。導電膜212可以使用用於實施方式1所說明的第一電極113的導電材料形成。此外，導電膜212的形成方法與實施方式1同樣地利用濺射法即可。
此外，絕緣膜210及導電膜212較佳不暴露於大氣地連續形成。
藉由加工絕緣膜210及導電膜212，形成閘極絕緣膜211及第一電極213。藉由該加工，可以形成與電晶體100的閘極絕緣膜111的形狀不同的閘極絕緣膜211。此外，絕緣膜210及導電膜212的加工可以適當地使用實施方式1所說明的光刻製程及蝕刻製程進行。閘極絕緣膜211的厚度可以根據實施方式1所說明的內容適當地決定。
接著，在氧化物半導體膜140、閘極絕緣膜211及第一電極213上形成成為側壁絕緣膜215a、215b的絕緣膜214(參照圖5B)。絕緣膜214使用可以用於實施方式1的基底絕緣膜102的材料形成。然後，藉由加工絕緣膜214，形成側壁絕緣膜215a、215b(參照圖5C)。將絕緣膜214加工為側壁絕緣膜215a、215b的方法可以與實施方式1所說明的將絕緣膜114加工為側壁絕緣膜115a、115b的方法相同。
此外，側壁絕緣膜215a、215b的厚度是指從與之後成為氧化物半導體膜203的氧化物半導體膜140接觸的面到與第一電極213接觸的面的最頂部。此外，之後形成的一對第二區207a、207b的摻雜濃度由於對應於側壁絕緣膜215a、215b的厚度，所以以一對第二區207a、207b的摻雜濃度成為與實施方式1所說明的值的方式決定側壁絕緣膜215a、215b的厚度，還決定第一電極213的厚度即可。
此外，低濃度區的一對第二區207a、207b的範圍對應於側壁絕緣膜215的寬度(在此，圖4B的側壁絕緣膜215a、215b與氧化物半導體膜203接觸的寬度)而決定。在擴大低濃度區的範圍時，相應地可以緩和施加到用作通道形成區的第一區205的電場。由於側壁絕緣膜215的寬度對應於第一電極213的厚度，所以以一對第二區207a、207b的範圍成為所希望的範圍的方式決定第一電極213的厚度即可。
接著，進行對氧化物半導體膜140添加摻雜物150的處理(參照圖5D)。氧化物半導體膜140添加摻雜物150的處理與實施方式1同樣地進行即可，藉由此處的處理，形成第一區205、一對第二區207a、207b及一對第三區209a、209b(參照圖5E)。此外，藉由此處的處理形成的第一區205、一對第二區207a、207b及一對第三區209a、209b具有與實施方式1所說明的第一區105、一對第二區107a、107b及一對第三區109a、109b同樣的結構。
再者，摻雜物150的添加也可以利用離子摻雜法或離子植入法等注入方法以外的方法而進行。例如，有在包含摻雜物的氣體氛圍中產生電漿，對被添加物(在此，氧化物半導體膜140)照射該電漿的電漿處理。作為產生該電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備、高密度電漿CVD設備等。此外，該電漿處理也可以邊加熱基板201邊進行。
如電晶體200那樣，在氧化物半導體膜140中的成為一對第三區209a、209b的部分露出時，若利用電漿處理作為摻雜物添加稀有氣體元素，則有可能如實施方式1所說明成為一對第三區209a、209b的部分被蝕刻，而被薄膜化。由此，在成為一對第三區209a、209b的氧化物半導體膜140的部分露出時，作為摻雜物較佳為使用氫。
此外，對氧化物半導體膜140添加摻雜物150的處理可以與實施方式1同樣地進行多次。
此外，在添加摻雜物150之後，也可以進行加熱處理。該加熱處理可以與在形成氧化物半導體膜140時進行的加熱處理同樣地進行，較佳為一對第二區207a、207b及一對第三區209a、209b不晶化的溫度。
接著，層間絕緣膜217、開口部216a、216b、第二電極219a及第三電極219b可以與實施方式1所說明的層間絕緣膜117、開口部116a、116b、第二電極119a及第三電極119b同樣地形成。藉由上述步驟，可以製造電晶體200(參照圖4B)。
本實施方式所說明的電晶體200可以得到與實施方式1同樣的效果。此外，本實施方式可以與其他實施方式適當地組合。
實施方式3
在本實施方式中說明其結構的一部分與上述實施方式所示的電晶體的結構不同的電晶體300。
〈電晶體300的結構及特徵〉
電晶體300與電晶體200的不同之處在於：第二電極及第三電極與一對第三區接觸的面不同。
圖6A是電晶體300的平面圖。此外，為方便起見，在圖6A中不圖示基底絕緣膜302、閘極絕緣膜311及層間絕緣膜317。
在圖6A中，在氧化物半導體膜303上設置有第一電極313及設置在第一電極313的側面的側壁絕緣膜315。第二電極319a及第三電極319b與氧化物絕緣體膜303的第三區309a、309b的下表面接觸。電晶體300為頂閘極結構底接觸型電晶體。
圖6B是電晶體300中的E-F間的剖面圖。在圖6B中，在基板301上設置有基底絕緣膜302，在基底絕緣膜302上設置有包括第一區305、一對第二區307a、307b及一對第三區309a、309b的氧化物半導體膜303及第二電極319a、第三電極319b。一對第二區307a、307b與第一區305的側面接觸地設置。一對第三區309a、309b與一對第二區307a、307b的側面接觸地設置。
在氧化物半導體膜303上設置有閘極絕緣膜311。閘極絕緣膜311與第一區305接觸。在閘極絕緣膜311上設置有重疊於第一區305的第一電極313。第一電極313的側面與側壁絕緣膜315a、315b接觸地設置。
在閘極絕緣膜311、第一電極313及側壁絕緣膜315a、315b上設置有側壁絕緣膜317。
第二電極319a及第三電極319b的端部的形狀也可以為漸窄的形狀，而第一電極313的端部較佳為垂直的形狀。藉由使第一電極313的端部成為垂直的形狀，在第一電極313上形成成為側壁絕緣膜315(側壁絕緣膜315a、315b)的絕緣膜，進行各向異性高的蝕刻，可以形成側壁絕緣膜315(側壁絕緣膜315a、315b)。
此外，在圖6A中，第二區307a、307b相當於氧化物半導體膜303與側壁絕緣膜315重疊的區域。側壁絕緣膜315與第一電極313的側面及閘極絕緣膜311接觸的區域以外的至少一部分具有彎曲形狀。
此外，在電晶體300中由於閘極絕緣膜311與第一區305接觸，所以閘極絕緣膜311不沿著氧化物半導體膜303的形狀(臺階差)覆蓋。換言之，閘極絕緣膜311沒有越過氧化物半導體膜303的臺階差的部分。由於閘極絕緣膜311沒有越過氧化物半導體膜303的臺階差的部分，所以電晶體300可以降低起因於閘極絕緣膜311的洩漏電流，且提高閘極絕緣膜311的耐壓性。由此，使閘極絕緣膜311減薄到將近5nm而使用也可以使電晶體工作。此外，藉由使閘極絕緣膜311薄膜化，可以抑制短通道效應，且提高電晶體的工作速度。
再者，電晶體300由於沒有閘極絕緣膜311的越過臺階差的部分，所以幾乎不產生在第一電極313與一對第二區307a、307b及一對第三區309a、309b之間的寄生電容。由此，電晶體300即使縮小通道長度，也可以降低臨界值電壓的變動。
此外，圖6A和圖6B所示的電晶體300具有閘極絕緣膜311設置在只與第一電極313接觸的區域的方式，但是閘極絕緣膜311也可以與實施方式1同樣地具有設置在第三區309a、309b(進而，第二電極319a及第三電極319b)上的方式。
〈電晶體300的製造方法〉
接著，參照圖7A至圖7E說明電晶體300的製造方法。
在基板301上形成基底絕緣膜302，在基底絕緣膜302上形成成為第二電極319a及第三電極319b的導電膜，加工該導電膜，形成第二電極319a及第三電極319b。基板301、基底絕緣膜302可以採用與實施方式1所說明的基板101及基底絕緣膜102同樣的結構。該導電膜使用用於實施方式1所說明的第二電極119a及第三電極119b的導電材料形成。此外，該導電膜的形成方法可以與實施方式1同樣地利用濺射法。此外，該導電膜的加工可以適當地使用實施方式1所說明的光刻製程及蝕刻製程進行。
在基底絕緣膜302、第二電極319a及第三電極319b上形成氧化物半導體膜340(參照圖7A)。氧化物半導體膜340可以與實施方式1所說明的氧化物半導體膜140同樣地形成(參照圖2A至圖2C)。
接著，在第二電極319a、第三電極319b及氧化物半導體膜340上形成閘極絕緣膜311及第一電極313。首先，在氧化物半導體膜340上形成成為閘極絕緣膜311的絕緣膜。閘極絕緣膜311及第一電極313可以與實施方式2的閘極絕緣膜211及第一電極213同樣地形成。
接著，在氧化物半導體膜340、閘極絕緣膜311及第一電極313上形成成為側壁絕緣膜315a、315b的絕緣膜314(參照圖7B)。絕緣膜314使用可以用於實施方式1的基底絕緣膜102的材料形成。然後，藉由加工絕緣膜314，形成側壁絕緣膜315a、315b(參照圖7C)。將絕緣膜314加工為側壁絕緣膜315a、315b的方法可以與實施方式1所說明的絕緣膜114加工為側壁絕緣膜115a、115b的方法相同。
此外，側壁絕緣膜315a、315b的厚度是指從與之後成為氧化物半導體膜303的氧化物半導體膜340接觸的面到與第一電極313接觸的面的最頂部。此外，之後形成的一對第二區307a、307b的摻雜濃度由於對應於側壁絕緣膜315a、315b的厚度，所以以一對第二區307a、307b的摻雜濃度成為與實施方式1所說明的值的方式決定側壁絕緣膜315a、315b的厚度，還決定第一電極313的厚度即可。
此外，低濃度區的一對第二區307a、307b的範圍對應於側壁絕緣膜315的寬度(在此，圖6B的側壁絕緣膜315a、315b與氧化物半導體膜340接觸的寬度)而決定。藉由擴大低濃度區的範圍，相應地可以緩和施加到用作通道形成區的第一區305的電場。由於側壁絕緣膜315的寬度對應於第一電極313的厚度，所以以一對第二區307a、307b的範圍成為所希望的範圍的方式決定第一電極313的厚度即可。
接著，進行對氧化物半導體膜340添加摻雜物150的處理(參照圖7D)。氧化物半導體膜340添加摻雜物150的處理與實施方式1同樣地進行即可，藉由此處的處理，形成第一區305、一對第二區307a、307b及一對第三區309a、309b(參照圖7E)。此外，藉由此處的處理形成的第一區305、一對第二區307a、307b及一對第三區309a、309b具有與實施方式1所說明的第一區105、一對第二區107a、107b及一對第三區109a、109b同樣的結構。
再者，電晶體300與電晶體200同樣在氧化物半導體膜340的一部分露出的狀態下被添加摻雜物150。因此，作為摻雜物150的添加方法，可以與實施方式2同樣地利用電漿處理。此外，該電漿處理與實施方式2所說明的電漿處理同樣。
如電晶體300那樣，氧化物半導體膜340的成為一對第三區309a、309b的部分露出時，若作為摻雜物使用稀有氣體元素，利用電漿處理來添加，則有可能如實施方式1所說明成為一對第三區309a、309b的部分被蝕刻，從而被薄膜化。由此，在成為一對第三區309a、309b的氧化物半導體膜340的部分露出時，作為摻雜物較佳為使用氫。
此外，在閘極絕緣膜311與實施方式1同樣地設置在第三區309a、309b(進而，第二電極319a及第三電極319b)上的方式的情況下，也可以對氧化物半導體膜340進行添加摻雜物150的處理。此時，摻雜物150穿過閘極絕緣膜311及側壁絕緣膜315a、315b添加到氧化物半導體膜340。在此情況下，作為摻雜物150可以使用稀有氣體元素而不發生問題。
此外，對氧化物半導體膜340添加摻雜物150的處理可以與實施方式1同樣地進行多次。
此外，也可以在添加摻雜物150之後進行加熱處理。該加熱處理可以與在形成氧化物半導體膜340時進行的加熱處理同樣地進行，較佳為一對第二區307a、307b及一對第三區309a、309b不晶化的溫度。
接著，在第一電極313、第二電極319a、第三電極319b及側壁絕緣膜315a、315b上與實施方式1所說明的層間絕緣膜117同樣地形成層間絕緣膜317。藉由上述步驟，可以製造電晶體300(參照圖6B)。
本實施方式所說明的電晶體300可以得到與實施方式1同樣的效果。此外，本實施方式可以與其他實施方式適當地組合。
實施方式4
在本實施方式中，在實施方式1至實施方式3所示的電晶體中，參照帶圖說明包含在氧化物半導體膜的第一區、一對第二區以及一對第三區的對電晶體的電特性的影響。此外，以圖6A和圖6B所示的電晶體300為例子說明。
圖8A及圖8B示出電晶體300(參照圖6B)的G-H間的剖面的能帶圖(示意圖)。此外，圖8B示出源極區與汲極區之間的電壓為等電位(VD=0V)的情況。電晶體300為具有包括第一區305(稱為OS1)、一對第二區307a、307b(稱為OS2)以及-一對第三區309a、309b(稱為OS3)的氧化物半導體膜303、第二電極319a及第三電極319b(稱為metal)的電晶體。
電晶體300的通道形成區由OS1形成，藉由從膜中盡可能去除、脫離水分(包含氫)等雜質而被高純度化，OS1由本質(I型)氧化物半導體、或無限近於本質的氧化物半導體形成。由此，費米能階(Ef)可以為與本質費米能階(Ei)相同的能階。
此外，電晶體300的低濃度區由OS2形成，源極區及汲極區由OS3形成。OS2及OS3與OS1同樣地從膜中儘量去除、脫離水分(包含氫)等雜質而被高純度化以成為本質(I型)或者無限近於本質的氧化物半導體，然後藉由添加氫或選自稀有氣體元素中的任一種的一種以上的摻雜物，用作施體或者產生氧缺陷。由此，OS2及OS3與OS1相比載子密度高，費米能階的位置位於傳導帶附近。
圖8A示出真空能階(稱為Evac)、第一區305(稱為OS1)、一對第二區307a、307b(稱為OS2)、一對第三區309a、309b(稱為OS3)、第二電極319a及第三電極319b(稱為metal)的帶結構的關係。在此，IP表示電離電位，Ea表示電子親和力，Eg表示能隙，Wf表示功函數。此外，Ec表示導帶的下端，Ev表示價電子帶的上端，Ef表示費密能階。注意，關於各符號的末尾所示的圖式標記，1表示OS1，2表示OS2，3表示OS3，m表示metal。在此，作為metal設想Wf_m為4.1eV(鈦等)。
由於OS1為被高純度化的氧化物半導體，載子密度極低，所以Ef_1大致位於Ec和Ev的中央。此外，OS2及OS3為被添加摻雜物的載子密度高的氧化物半導體，Ec_2與Ef_2大致一致，Ec_3與Ef_3大致一致。OS1、OS2及OS3所示的氧化物半導體的能隙(Eg)被認為是3.15eV，電子親和力(Ea)被認為是4.3eV。
如圖8B所示，在作為通道形成區的OS1與作為低濃度區的OS2接觸時，以OS1與OS2的費米能階一致的方式發生載子的遷移，而OS1及OS2的帶端彎曲。再者，在作為低濃度區的OS2與作為源極區及汲極區的OS3接觸時，也以OS2與OS3的費米能階一致的方式發生載子的遷移，而OS2及OS3的帶端彎曲。再者，在作為源極區及汲極區的OS3與metal接觸時，以OS3與metal的費米能階一致的方式發生載子的遷移，而OS3的帶端彎曲。
像這樣，藉由在成為通道的OS1與成為第二電極319a及第三電極319b的metal之間形成載子密度高且該載子密度有差異的氧化物半導體的OS2及OS3，可以使氧化物半導體膜303與金屬的接觸為歐姆接觸，還可以降低接觸電阻。其結果是，可以增加電晶體300的導通電流。此外，由於可以使OS1的帶端的彎曲小，所以可以降低電晶體300的短通道效應。
實施方式5
在本實施方式中參照圖9A至圖9D說明與上述實施方式所示的電晶體不同的電晶體的例子。
圖9A是電晶體400的剖面圖，而圖9B是放大圖9A的虛線部的圖。
電晶體400的結構是如下結構。在基板401上設置有基底絕緣膜402。在基底絕緣膜402上設置有包括第一區405、一對第二區407a、407b、一對第三區409a、409b以及一對第四區410a、410b的氧化物半導體膜403。在一對第四區410a、410b上設置有第二電極419a及第三電極419b。在第一區405、一對第二區407a、407b、一對第三區409a、409b、一對第四區410a、410b、第二電極419a及第三電極419b上設置有閘極絕緣膜411。第一電極413與第一區405重疊地設置在閘極絕緣膜411上。
電晶體400為頂閘極結構頂接觸型電晶體，並與電晶體100、電晶體200及電晶體300不同，設置有一對第四區410a、410b。
基板401、基底絕緣膜402、第一區405、閘極絕緣膜411、第一電極413、第二電極419a及第三電極419b可以與實施方式1所說明的基板101、基底絕緣膜102、第一區105、閘極絕緣膜111、第一電極113、第二電極119a及第三電極119b同樣地形成。
作為通道形成區的第一區405為實施方式1所說明的CAAC氧化物半導體區，一對第四區410a、410b也為實施方式1所說明的CAAC氧化物半導體區。一對第二區407a、407b及一對第三區409a、409b為包含摻雜物的非晶區，該摻雜物與實施方式1所說明的摻雜物同樣。此外，一對第二區407a、407b的摻雜濃度與一對第三區409a、409b的摻雜濃度不同。一對第二區407a、407b及一對第三區409a、409b的摻雜濃度的範圍為實施方式1所說明的摻雜濃度的範圍。
在電晶體400中，在形成實施方式1所說明的氧化物半導體膜140之後，利用第一電極413、第二電極419a及第三電極419b，可以形成摻雜濃度不同的區域(第一區405、一對第二區407a、407b及一對第三區409a、409b、一對第四區410a、410b)。
由於第二電極419a及第三電極419b為漸窄的形狀，所以形成一對第三區409a、409b。此外，藉由減薄第二電極419a及第三電極419b的厚度，可以放大一對第三區409a、409b的範圍。
此外，電晶體100、電晶體200及電晶體300是如下電晶體，即分別利用設置在各個電晶體中的第一電極及側壁絕緣膜來形成摻雜濃度不同的區域(各個電晶體中的第一區、一對第二區以及一對第三區)。
如上所述，電晶體400由於隔著通道形成區即第一區405設置摻雜濃度不同的一對第二區407a、407b及一對第三區409a、409b，可以緩和施加到通道形成區即第一區405的電場，所以可以抑制短通道效應。
此外，除了電晶體400以外作為與上述實施方式所示的電晶體不同的電晶體的例子說明電晶體500。
圖9C是電晶體500的剖面圖，而圖9D是放大圖9C的虛線部的圖。
電晶體500的結構是如下結構。在基板401上設置有基底絕緣膜402。在基底絕緣膜402上設置有第一電極413及覆蓋第一電極413的閘極絕緣膜411。在閘極絕緣膜411上設置有包括第一區405、一對第二區407a、407b、一對第三區409a、409b以及一對第四區410a、410b的氧化物半導體膜403。在一對第四區410a、410b上設置有第二電極419a及第三電極419b。在第一區405上設置有絕緣膜420。
電晶體500為底閘極結構頂接觸型電晶體，並與電晶體100、電晶體200及電晶體300不同，設置有一對第四區410a、410b。
基板401、基底絕緣膜402、第一區405、閘極絕緣膜411、第一電極413、第二電極419a及第三電極419b可以與實施方式1所說明的基板101、基底絕緣膜102、第一區105、閘極絕緣膜111、第一電極113、第二電極119a及第三電極119b同樣地形成。此外，電晶體500由於為底閘極結構，所以較佳的是第一電極413與第二電極419a及第三電極419b同樣地為漸窄的形狀。藉由使第一電極413為漸窄的形狀，可以提高閘極絕緣膜411的覆蓋性。
通道形成區即第一區405為實施方式1所說明的CAAC氧化物半導體區，一對第四區410a、410b也為實施方式1所說明的CAAC氧化物半導體區。一對第二區407a、407b及一對第三區409a、409b為包含摻雜物的非晶區，該摻雜物與實施方式1所說明的摻雜物同樣。此外，一對第二區407a、407b的摻雜濃度與一對第三區409a、409b的摻雜濃度不同。一對第二區407a、407b及一對第三區409a、409b的摻雜濃度的範圍為實施方式1所說明的摻雜濃度的範圍。
在電晶體500中，在閘極絕緣膜411上形成實施方式1所說明的氧化物半導體膜140之後，利用第二電極419a、第三電極419b及絕緣膜420，而可以形成摻雜濃度不同的區域(第一區405、一對第二區407a、407b及一對第三區409a、409b、一對第四區410a、410b)。絕緣膜420需要形成得較厚，以免對第一區405添加摻雜物。
由於第二電極419a及第三電極419b為漸窄的形狀，所以形成一對第三區409a、409b。此外，藉由減薄第二電極419a及第三電極419b的厚度，可以放大一對第三區409a、409b的範圍。
此外，電晶體100、電晶體200及電晶體300是如下電晶體，即分別利用設置在各個電晶體中的第一電極及側壁絕緣膜形成摻雜濃度不同的區域(各個電晶體中的第一區、一對第二區以及一對第三區)。
如上所述，電晶體500由於隔著通道形成區即第一區405設置摻雜濃度不同的一對第二區407a、407b及一對第三區409a、409b，可以緩和施加到通道形成區即第一區405的電場，所以可以抑制短通道效應。
實施方式6
在本實施方式中參照圖10A和圖10B說明使用添加摻雜物的氧化物半導體的電阻元件。
圖10A示出電阻元件600。以下示出電阻元件600的結構。在基板601上設置有基底絕緣膜602。在基底絕緣膜602上設置有添加有摻雜物的氧化物半導體膜603。在氧化物半導體膜603上設置有導電膜604a、604b。換言之，在電阻元件600中將氧化物半導體膜603用作電阻器。例如在實施方式2所示的氧化物半導體膜140(參照圖5A及圖5B)上不形成閘極絕緣膜211及第一電極213之後，可以藉由添加摻雜物來形成添加有摻雜物的氧化物半導體膜603。此外，導電膜604a、604b可以使用可用於上述實施方式所說明的第一電極的導電材料形成。
圖10B示出電阻元件610。以下示出電阻元件610的結構。在基板601上設置有基底絕緣膜602。在基底絕緣膜602上設置有添加有摻雜物的氧化物半導體膜603。在氧化物半導體膜603上設置有絕緣膜606。與絕緣膜606及氧化物半導體膜603的一部分接觸地設置導電膜604a、604b。在電阻元件610中將氧化物半導體膜603用作電阻器。例如在實施方式2所示的氧化物半導體膜140(參照圖5A及圖5B)上不形成閘極絕緣膜211及第一電極213之後，可以藉由添加摻雜物來形成添加有摻雜物的氧化物半導體膜603。絕緣膜606可以適當地使用上述實施方式所說明的基底絕緣膜、閘極絕緣膜、層間絕緣膜。此外，導電膜604a、604b可以使用可用於上述實施方式所說明的第一電極的導電材料形成。如上所述，電阻元件610可以使與用作電阻器的導電膜604a、604b接觸的氧化物半導體膜603的電流通路為一定，並可以為具有更加精確的電阻值的電阻元件。
實施方式7
圖11A示出構成半導體裝置的記憶元件(以下也稱為儲存單元)的電路圖的一個例子。儲存單元由將氧化物半導體以外的材料用於通道形成區的電晶體1160及將氧化物半導體用於通道形成區的電晶體1162構成。
將氧化物半導體用於通道形成區的電晶體1162可以根據上述實施方式製造。
如圖11A所示，電晶體1160的閘極電極與電晶體1162的源極電極或汲極電極中的一個電連接。另外，第一佈線(1st Line：也稱為源極電極線)與電晶體1160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體1160的汲極電極電連接。另外，第三佈線(3rd Line：也稱為第一信號線)與電晶體1162的源極電極或汲極電極中的另一個電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體1162的閘極電極電連接。
由於將氧化物半導體以外的材料例如單晶矽用於通道形成區的電晶體1160可以進行充分的高速工作，所以藉由使用電晶體1160可以進行高速的儲存內容的讀出等。此外，將氧化物半導體用於通道形成區的電晶體1162具有其截止電流比電晶體1160小的特徵。因此，藉由使電晶體1162成為截止狀態，可以在極長時間保持電晶體1160的閘極電極的電位。
藉由有效地利用能夠保持閘極電極的電位的特徵，可以如下所述那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入及保持進行說明。首先，藉由將第四佈線的電位設定為使電晶體1162成為導通狀態的電位，使電晶體1162成為導通狀態。由此，將第三佈線的電位施加到電晶體1160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體1162成為截止狀態的電位，使電晶體1162成為截止狀態，而保持電晶體1160的閘極電極的電位(保持)。
因為電晶體1162的截止電流比電晶體1160小，所以能長時間保持電晶體1160的閘極電極的電位。例如，在電晶體1160的閘極電極的電位為使電晶體1160成為導通狀態的電位的情況下，能長時間保持電晶體1160的導通狀態。另外，在電晶體1160的閘極電極的電位為使電晶體1160成為截止狀態的電位的情況下，能長時間保持電晶體1160的截止狀態。
接著，對資訊的讀出進行說明。如上所述，當在保持電晶體1160的導通狀態或截止狀態的狀態下將既定的電位(低電位)施加到第一佈線時，第二佈線的電位根據電晶體1160的導通狀態或截止狀態而取不同的值。例如，在電晶體1160處於導通狀態的情況下，第二佈線的電位相對於第一佈線的電位降低。另外，在電晶體1160處於截止狀態的情況下，第二佈線的電位不變化。
如上所述，藉由在保持資訊的狀態下對第二佈線的電位和既定的電位進行比較，可以讀出資訊。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣進行。換言之，藉由將第四佈線的電位設定為使電晶體1162成為導通狀態的電位，使電晶體1162成為導通狀態。由此，對電晶體1160的閘極電極施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體1162成為截止狀態的電位，使電晶體1162成為截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所公開的發明的儲存單元可以藉由再次進行資訊的寫入而直接改寫資訊。由此，不需要閃速記憶體等所需要的擦除工作，並且，可以抑制起因於擦除工作的工作速度的降低。就是說，可以實現具有儲存單元的半導體裝置的高速工作。
此外，圖11B示出應用圖11A的儲存單元的電路圖的一個例子。
圖11B所示的儲存單元1100包括第一佈線SL(源極電極線)、第二佈線BL(位元線)、第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)以及電晶體1163(第三電晶體)。在電晶體1164及電晶體1163中，將氧化物半導體以外的材料用於通道形成區，在電晶體1161中，將氧化物半導體用於通道形成區。
在此，電晶體1164的閘極電極與電晶體1161的源極電極或汲極電極中的一個電連接。另外，第一佈線SL與電晶體1164的源極電極電連接，並且電晶體1164的汲極電極與電晶體1163的源極電極電連接。另外，第二佈線BL與電晶體1163的汲極電極電連接，第三佈線S1與電晶體1161的源極電極或汲極電極中的另一個電連接，第四佈線S2與電晶體1161的閘極電極電連接，並且第五佈線WL與電晶體1163的閘極電極電連接。
以下，具體說明電路的工作。
在將資料寫入到儲存單元1100時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，並且將第四佈線S2設定為2V。在寫入資料“1”時，將第三佈線S1設定為2V，而在寫入資料“0”時，將第三佈線S1設定為0V。此時，電晶體1163處於截止狀態，電晶體1161處於導通狀態。另外，在資料寫入結束時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，而使電晶體1161處於截止狀態。
其結果是，在寫入資料“1”之後，連接到電晶體1164的閘極電極的節點(以下，稱為節點A)的電位成為2V左右，而在寫入資料“0”之後，節點A的電位成為0V左右。在節點A中儲存根據第三佈線S1的電位的電荷，但電晶體1161的截止電流比將單晶矽用於通道形成區的電晶體小，從而能長時間保持電晶體1164的閘極電極的電位。
接著，在從儲存單元讀出資料時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，並且將第三佈線S1設定為0V，使連接於第二佈線BL的讀出電路處於工作狀態。此時，電晶體1163處於導通狀態，電晶體1161處於截止狀態。
在資料為“0”，即節點A大約處於0V的狀態下，電晶體1164處於截止狀態，因此第二佈線BL與第一佈線SL之間的電阻處於高電阻狀態。另一方面，在資料為“1”，即節點A處於2V左右的狀態下，電晶體1164處於導通狀態，因此第二佈線BL與第一佈線SL之間的電阻處於低電阻狀態。在讀出電路中可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。另外，雖然在寫入時將第二佈線BL設定為0V，但是也可以使第二佈線處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見而定義的，也可以反過來。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀出時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
在本實施方式中，為了清楚地理解而說明了最小儲存單位(1位元)的儲存單元，但是儲存單元的結構不侷限於此。也可以藉由適當地連接多個儲存單元而構成更高度的半導體裝置。例如，可以使用多個上述儲存單元而構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖11A或圖11B，而可以適當地進行改變。
圖12示出具有m×n位元的儲存容量的本發明的一個方式關於的半導體裝置的框電路圖。
圖12所示的半導體裝置包括：m個第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)；n個第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)；將多個儲存單元1100(1、1)至1100(m、n)配置為縱m個(行)×橫n個(列)(m、n為自然數)的矩陣狀的儲存單元陣列1110；以及週邊電路如第二佈線及第三佈線的驅動電路1111、第四佈線及第五佈線的驅動電路1113以及讀出電路1112。作為其他週邊電路，也可以設置有刷新電路等。
作為各儲存單元的代表，考慮儲存單元1100(i、j)。在此，儲存單元1100(i、j)(i為1以上且m以下的整數，j為1以上且n以下的整數)分別連接於第二佈線BL(j)、第三佈線S1(j)、第五佈線WL(i)、第四佈線S2(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接於第二佈線及第三佈線的驅動電路1111及讀出電路1112。此外，第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)連接於第四佈線及第五佈線的驅動電路1113。
以下，說明圖12所示的半導體裝置的工作。在本結構中，按每個行進行寫入及讀出。
在對第i行的儲存單元1100(i、1)至1100(i、n)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為0V，將第二佈線BL(1)至BL(n)設定為0V，並且將第四佈線S2(i)設定為2V。此時，電晶體1161成為導通狀態。在寫入資料“1”的列中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的列中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入結束時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使電晶體1161處於截止狀態。另外，將未選擇的第五佈線WL設定為0V，並且將未選擇的第四佈線S2設定為0V。
其結果是，在寫入有資料“1”的儲存單元中，與電晶體1164的閘極電極連接的節點(以下稱為節點A)的電位成為2V左右，而在寫入有資料“0”的儲存單元中，節點A的電位成為0V左右(參照圖11B及圖12)。另外，未選擇的儲存單元的節點A的電位不變。
在進行第i行的儲存單元1100(i、1)至1100(i、n)的讀出時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(i)設定為0V，將第三佈線S1(1)至S1(n)設定為0V，並使連接於第二佈線BL(1)至BL(n)的讀出電路處於工作狀態。在讀出電路中例如可以根據儲存單元的電阻狀態的不同而讀出資料“0”或“1”。另外，將未選擇的第五佈線WL設定為0V，並且將未選擇的第四佈線S2設定為0V。另外，雖然在寫入時將第二佈線BL設定為0V，但是也可以使第二佈線BL處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以反過來。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀出時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
實施方式8
在本實施方式中示出具有電容元件的儲存單元的電路圖的一個例子。圖13A所示的儲存單元1170包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)以及電容元件1173。在電晶體1171中將氧化物半導體以外的材料用於通道形成區，而在電晶體1172中，將氧化物半導體用於通道形成區。
在此，電晶體1171的閘極電極、電晶體1172的源極電極或汲極電極中的一個以及電容元件1173的一個的電極電連接。另外，第一佈線SL與電晶體1171的源極電極電連接，第二佈線BL與電晶體1171的汲極電極電連接，第三佈線S1與電晶體1172的源極電極或汲極電極中的另一個電連接，第四佈線S2與電晶體1172的閘極電極電連接，並且第五佈線WL與電容元件1173的另一個的電極電連接。
以下，具體說明電路的工作。
在將資料寫入到儲存單元1170時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，並且將第四佈線S2設定為2V。在寫入資料“1”時，將第三佈線S1設定為2V，在寫入資料“0”時，將第三佈線S1設定為0V。此時，電晶體1172成為導通狀態。另外，在資料寫入結束時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，而使電晶體1172處於截止狀態。
其結果是，在寫入資料“1”之後，連接到電晶體1171的閘極電極的節點(以下，稱為節點A)的電位成為大約2V，而在寫入資料“0”之後，節點A的電位成為0V左右。
在從儲存單元1170讀出資料時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，並且將第三佈線S1設定為0V，使連接於第二佈線BL的讀出電路處於工作狀態。此時，電晶體1172處於截止狀態。
以下，說明將第五佈線WL設定為2V時的電晶體1171的狀態。用來決定電晶體1171的狀態的節點A的電位取決於第五佈線WL與節點A之間的電容C1和電晶體1171的閘極與源極電極及汲極電極之間的電容C2。
另外，雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。資料“1”和資料“0”是為了方便起見被定義的，也可以反過來。
關於寫入時的第三佈線S1的電位，在寫入後電晶體1172處於截止狀態另外在第五佈線WL的電位為0V時電晶體1171處於截止狀態的範圍，分別選擇資料“1”或資料“0”的電位即可。關於讀出時的第五佈線WL的電位，以在資料“0”時電晶體1171處於截止狀態而在資料“1”時電晶體1171處於導通狀態的方式選擇電位，即可。另外，電晶體1171的臨界值電壓也只是一個例子。只要在不改變上述電晶體1171的狀態的範圍，就可以採用任何臨界值。
此外，使用圖13B說明使用儲存單元的NOR型半導體儲存裝置的例子，該儲存單元包括具有第一閘極電極及第二閘極電極的選擇電晶體以及電容元件。
圖13B所示的本發明的一個方式關於的半導體裝置具備儲存單元陣列，該儲存單元陣列具有排列為I行(I為2以上的自然數)和J列(J為自然數)的矩陣狀的多個儲存單元陣列。
圖13B所示的儲存單元陣列具有：排列為i行(i為3以上的自然數)和j列(j為3以上的自然數)的矩陣狀的多個儲存單元1180；i個字線WL(字線WL_1至字線WL_i)；i個電容線CL(電容線CL_1至電容線CL_i)；i個閘極線BGL(閘極線BGL_1至閘極線BGL_i)；j個位元線BL(位元線BL_1至位元線BL_j)；以及源極電極線SL。
再者，多個儲存單元1180的每一個(也稱為儲存單元1180(M，N)(但是，N為1以上且j以下的自然數，M為1以上且i以下的自然數))具備電晶體1181(M，N)、電容元件1183(M，N)以及電晶體1182(M，N)。
此外，在半導體儲存裝置中，電容元件由第一電容電極、第二電容電極以及重疊於第一電容電極及第二電容電極的介電層構成。在電容元件中根據施加到第一電容電極與第二電容電極之間的電壓積累電荷。
電晶體1181(M，N)為n通道型電晶體，並具有源極電極、汲極電極、第一閘極電極以及第二閘極電極。此外，在本實施方式的半導體儲存裝置中，電晶體1181不一定需要為n通道型電晶體。
電晶體1181(M，N)的源極電極和汲極電極中的一個與位元線BL_N連接，電晶體1181(M，N)的第一閘極電極與字線WL_M連接，電晶體1181(M，N)的第二閘極電極與閘極線BGL_M連接。藉由採用電晶體1181(M，N)的源極電極和汲極電極中的一個與位元線BL_N連接的結構，可以在每個儲存單元選擇性地讀出資料。
電晶體1181(M，N)在儲存單元1180(M，N)中具有選擇電晶體的功能。
作為電晶體1181(M，N)，可以使用將氧化物半導體用於通道形成區的電晶體。
電晶體1182(M，N)為P通道型電晶體。此外，在本實施方式的半導體儲存裝置中，電晶體1182不一定需要為P通道型電晶體。
電晶體1182(M，N)的源極電極和汲極電極中的一個與源極電極線SL連接，電晶體1182(M，N)的源極電極和汲極電極中的另一個與位元線BL_N連接，電晶體1182(M，N)的閘極電極與電晶體1181(M，N)的源極電極和汲極電極中的另一個連接。
電晶體1182(M，N)在儲存單元1180(M，N)中具有輸出電晶體的功能。作為電晶體1182(M，N)，例如可以使用將單晶矽用於通道形成區的電晶體。
電容元件1183(M，N)的第一電容電極與電容線CL_M連接，電容元件1183(M，N)的第二電容電極與電晶體1181(M，N)的源極電極和汲極電極中的另一個連接。另外，電容元件1183(M，N)具有儲存電容器的功能。
字線WL_1至字線WL_i的每個電壓例如由使用解碼器的驅動電路控制。
位元線BL_1至位元線BL_j的每個電壓例如由使用解碼器的驅動電路控制。
電容線CL_1至電容線CL_i的每個電壓例如由使用解碼器的驅動電路控制。
閘極線BGL_1至閘極線BGL_i的每個電壓例如使用閘極線驅動電路控制。
閘極線驅動電路例如由包括二極體及第一電容電極與二極體的陽極及閘極線BGL電連接的電容元件的電路而構成。
藉由調節電晶體1181的第二閘極電極的電壓，可以調節電晶體1181的臨界值電壓。從而，可以調節用作選擇電晶體的電晶體1181的臨界值電壓，而可以使流動在截止狀態下的電晶體1181的源極電極和汲極電極之間的電流極小。因此，可以延長儲存裝置中的資料保持期間。此外，由於可以使寫入及讀出資料時需要的電壓比現有的半導體裝置低，所以可以降低耗電量。
實施方式9
在本實施方式中，參照圖14A和圖14B說明使用上述實施方式所示的電晶體的半導體裝置的例子。
圖14A示出具有相當於所謂DRAM(Dynamic Random Access Memory：動態隨機記憶體)的結構的半導體裝置的一個例子。圖14A所示的儲存單元陣列1120具有將多個儲存單元1130排列為矩陣狀的結構。另外，儲存單元陣列1120具有m個第一佈線以及n個第二佈線。注意，在本實施方式中將第一佈線稱為位元線BL，將第二佈線稱為字線WL。
儲存單元1130具有電晶體1131和電容元件1132。電晶體1131的閘極電極與第一佈線(字線WL)連接。另外，電晶體1131的源極電極或汲極電極中的一個與第二佈線(位元線BL)連接，電晶體1131的源極電極或汲極電極中的另一個與電容元件的一個的電極連接。另外，電容元件的另一個的電極與電容線CL連接，並被施加有一定的電壓。作為電晶體1131使用上述實施方式所示的電晶體。
與將單晶矽用於通道形成區的電晶體相比，將上述實施方式所示的氧化物半導體用於通道形成區的電晶體的截止電流低。因此，如果將該電晶體用於作為所謂DRAM而被認識的圖14A所示的半導體裝置，則可以得到實質上的不揮發性儲存裝置。
圖14B示出具有相當於所謂SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構的半導體裝置的一個例子。圖14B所示的儲存單元陣列1140可以採用將多個儲存單元1150排列為矩陣狀的結構。此外，儲存單元陣列1140具有多個第一佈線(字線WL)、多個第二佈線(位元線BL)以及多個第三佈線(反相(inverted)位元線/BL)。
儲存單元1150具有第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151和第二電晶體1152用作選擇電晶體。另外，第三電晶體1153和第四電晶體1154中，一個為n通道型電晶體(在此為第四電晶體1154)，另一個為p通道型電晶體(在此為第三電晶體1153)。換言之，由第三電晶體1153和第四電晶體1154構成CMOS電路。同樣地，由第五電晶體1155和第六電晶體1156構成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154、第六電晶體1156為n通道型電晶體，可以使用上述實施方式所示的電晶體。第三電晶體1153和第五電晶體1155為p通道型電晶體，將氧化物半導體以外的材料(例如，單晶矽等)用於這些電晶體的通道形成區。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式10
至少其一部分可以使用將氧化物半導體用於通道形成區的電晶體來構成CPU(Central Processing Unit：中央處理單元)。
圖15A是示出CPU的具體結構的方塊圖。圖15A所示的CPU在其基板1190上具有：運算邏輯單元(ALU: Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排界面(匯流排I/F)1198、能夠重寫的ROM 1199以及ROM介面(ROM I/F)1189。基板1190使用半導體基板、SOI基板、玻璃基板等。ROM 1199及ROM I/F 1189也可以設置在不同的晶片上。當然，圖15A所示的CPU只不過是簡化其結構而示出的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。
藉由Bus I/F 1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU 1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該時脈信號CLK2供應到上述各種電路。
在圖15A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196的記憶元件可以使用實施方式8所示的記憶元件。
在圖15A所示的CPU中，暫存器控制器1197根據ALU 1191的指令來選擇暫存器1196中的保持工作。換言之，暫存器控制器1197選擇在暫存器1196所具有的記憶元件中由倒相元件(phase-inversion element)保持資料或由電容元件保持資料。在選擇由倒相元件保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
如圖15B或圖15C所示，關於電源的停止可以藉由在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來進行。以下對圖15B及圖15C的電路進行說明。
圖15B及圖15C示出儲存電路的結構的一個例子，其中作為用來控制對記憶元件供應電源電位的切換元件使用將氧化物半導體用於通道形成區的電晶體。
圖15B所示的儲存裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確而言，作為各記憶元件1142可以使用實施方式8所示的記憶元件。記憶元件群1143所具有的各記憶元件1142藉由切換元件1141施加有高電平的電源電位VDD。並且，記憶元件群1143所具有的各記憶元件1142施加有信號IN的電位和低電平的電源電位VSS。
在圖15B中，作為切換元件1141使用將氧化物半導體用於通道形成區的電晶體，並且該電晶體由施加到其閘極電極的信號SigA來控制其開關。
另外，雖然圖15B中示出切換元件1141只具有一個電晶體的結構，但是不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯來連接。
另外，在圖15B中，雖然由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應高電平的電源電位VDD，但是也可以由切換元件1141控制供應低電平的電源電位VSS。
另外，圖15C示出儲存裝置的一個例子，其中藉由切換元件1141對記憶元件群1143所具有的各記憶元件1142供應低電平的電源電位VSS。可以由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應低電平的電源電位VSS。
即使在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件，暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，從而可以降低耗電量。明確而言，例如個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間，也可以停止CPU的工作，因此可以降低耗電量。
在此，雖然以CPU為例子來說明，但是也可以應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施方式可以與上述實施方式適當地組合而實施。
100．．．電晶體
101．．．基板
102．．．基底絕緣膜
103．．．氧化物半導體膜
105．．．第一區
107a．．．第二區
107b．．．第二區
109a．．．第三區
109b．．．第三區
111．．．閘極絕緣膜
113．．．第一電極
115．．．側壁絕緣膜
115a．．．側壁絕緣膜
115b．．．側壁絕緣膜
117．．．層間絕緣膜
119a．．．第二電極
119b．．．第三電極
116a．．．開口部
116b．．．開口部
130．．．氧化物半導體膜
132．．．島狀的氧化物半導體膜
140．．．氧化物半導體膜
114．．．絕緣膜
150．．．摻雜物
200．．．電晶體
201．．．基板
202．．．基底絕緣膜
203．．．氧化物半導體膜
205．．．第一區
207a．．．第二區
207b．．．第二區
209a．．．第三區
209b．．．第三區
211．．．閘極絕緣膜
212．．．導電膜
213．．．第一電極
215．．．側壁絕緣膜
215a．．．側壁絕緣膜
215b．．．側壁絕緣膜
217．．．層間絕緣膜
219a．．．第二電極
219b．．．第三電極
216a．．．開口部
216b．．．開口部
210．．．絕緣膜
214．．．絕緣膜
300．．．電晶體
301．．．基板
302．．．基底絕緣膜
303．．．氧化物半導體膜
305．．．第一區
307a．．．第二區
307b．．．第二區
309a．．．第三區
309b．．．第三區
311．．．閘極絕緣膜
313．．．第一電極
314．．．絕緣膜
315．．．側壁絕緣膜
315a．．．側壁絕緣膜
315b．．．側壁絕緣膜
317．．．層間絕緣膜
319a．．．第二電極
319b．．．第三電極
340．．．氧化物半導體膜
400．．．電晶體
401．．．基板
402．．．基底絕緣膜
403．．．氧化物半導體膜
405．．．第一區
407a．．．第二區
407b．．．第二區
409a．．．第三區
409b．．．第三區
410a．．．第四區
410b．．．第四區
411．．．閘極絕緣膜
413．．．第一電極
415a．．．側壁絕緣膜
415b．．．側壁絕緣膜
419a．．．第二電極
419b．．．第三電極
420．．．絕緣膜
500．．．電晶體
600．．．電晶體
601．．．基板
602．．．基底絕緣膜
603．．．氧化物半導體膜
604a．．．導電膜
604b．．．導電膜
606．．．絕緣膜
610．．．電阻元件
1100．．．儲存單元
1110．．．儲存單元陣列
1111．．．驅動電路
1112．．．讀出電路
1113．．．驅動電路
1120．．．儲存單元陣列
1130．．．儲存單元
1131．．．電晶體
1132．．．電容元件
1140．．．儲存單元陣列
1141．．．切換元件
1142．．．記憶元件
1143．．．記憶元件群
1150．．．儲存單元
1151．．．電晶體
1152．．．電晶體
1153．．．電晶體
1154．．．電晶體
1155．．．電晶體
1156．．．電晶體
1160．．．電晶體
1161．．．電晶體
1162．．．電晶體
1163．．．電晶體
1164．．．電晶體
1170．．．儲存單元
1171．．．電晶體
1172．．．電晶體
1173．．．電容元件
1180．．．儲存單元
1181．．．電晶體
1182．．．電晶體
1183．．．電容元件
1189．．．ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧定時控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排界面
1199‧‧‧ROM
在圖式中：
圖1A和圖1B是示出作為本發明的一個方式的半導體裝置的一個例子的俯視圖及剖面圖；
圖2A至圖2C是示出作為本發明的一個方式的半導體裝置的製造方法的圖；
圖3A至圖3E是示出作為本發明的一個方式的半導體裝置的製造方法的圖；
圖4A和圖4B是示出作為本發明的一個方式的半導體裝置的一個例子的俯視圖及剖面圖；
圖5A至圖5E是示出作為本發明的一個方式的半導體裝置的製造方法的圖；
圖6A和圖6B是示出作為本發明的一個方式的半導體裝置的一個例子的俯視圖及剖面圖；
圖7A至圖7E是示出作為本發明的一個方式的半導體裝置的製造方法的圖；
圖8A和圖8B是說明氧化物半導體、氧化物半導體及金屬材料的帶結構的圖；
圖9A至圖9D是示出作為本發明的一個方式的半導體裝置的一個例子的剖面圖；
圖10A和圖10B是示出作為本發明的一個方式的電阻元件的一個例子的剖面圖；
圖11A和圖11B是示出本發明的一個方式的電路圖的一個例子；
圖12是示出本發明的一個方式的電路圖的一個例子；
圖13A和圖13B是示出本發明的一個方式的電路圖的一個例子；
圖14A和圖14B是示出本發明的一個方式的電路圖的一個例子；
圖15A至圖15C是示出CPU的具體例子的方塊圖及其一部分的電路圖。
101．．．基板
102．．．基底絕緣膜
103．．．氧化物半導體膜
105．．．第一區
107a．．．第二區
107b．．．第二區
109a．．．第三區
109b．．．第三區
111．．．閘極絕緣膜
113．．．第一電極
115a．．．側壁絕緣膜
115b．．．側壁絕緣膜
116a．．．開口部
116b．．．開口部
117．．．層間絕緣膜
119a．．．第二電極
119b．．．第三電極

Claims (20)

  1. 一種半導體裝置，包括：氧化物半導體膜，包括：第一區；一對第二區，該第一區位於該一對第二區之間；以及一對第三區，該第一區及該一對第二區位於該一對第三區之間；該氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的並與該第一區重疊的第一電極，其中，該第一區為c軸配向的晶體氧化物半導體區，該一對第二區及該一對第三區的每一個為包含摻雜物的非晶氧化物半導體區，該一對第三區的摻雜濃度高於該一對第二區的摻雜濃度，並且，該閘極絕緣膜與該一對第二區及該一對第三區重疊。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該閘極絕緣膜為氧化物絕緣膜。
  3. 一種半導體裝置，包括：氧化物半導體膜，包括：第一區；一對第二區，該第一區位於該一對第二區之間；以及一對第三區，該第一區及該一對第二區位於該一 對第三區之間；該氧化物半導體膜上的閘極絕緣膜；該閘極絕緣膜上的並與該第一區重疊的第一電極；以及位於該第一電極的側面的第一側壁絕緣膜及第二側壁絕緣膜，其中，該第一側壁絕緣膜與該一對第二區的一個重疊，並且該第二側壁絕緣膜與該一對第二區的另一個重疊，該第一區為c軸配向的晶體氧化物半導體區，該一對第二區及該一對第三區的每一個為包含摻雜物的非晶氧化物半導體區，該一對第三區的摻雜濃度高於該一對第二區的摻雜濃度，並且，該閘極絕緣膜與該一對第二區及該一對第三區重疊。
  4. 根據申請專利範圍第1或3項之半導體裝置，還包括：與該一對第三區的一個電連接的第二電極；以及與該一對第三區的另一個電連接的第三電極。
  5. 根據申請專利範圍第4項之半導體裝置，其中，該第二電極與該一對第三區的一個的上表面接觸，並且，該第三電極與該一對第三區的另一個的上表面接觸。
  6. 根據申請專利範圍第4項之半導體裝置，其中， 該第二電極與該一對第三區的一個的下表面接觸，並且，該第三電極與該一對第三區的另一個的下表面接觸。
  7. 根據申請專利範圍第1或3項之半導體裝置，其中，該閘極絕緣膜與該第一區、該一對第二區以及該一對第三區重疊。
  8. 根據申請專利範圍第3項之半導體裝置，其中，該閘極絕緣膜為氧化物絕緣膜，並且，該第一側壁絕緣膜及該第二側壁絕緣膜的每一個為氮化物絕緣膜。
  9. 根據申請專利範圍第3項之半導體裝置，其中，該閘極絕緣膜、該第一側壁絕緣膜及該第二側壁絕緣膜為氧化物絕緣膜。
  10. 根據申請專利範圍第1或3項之半導體裝置，其中，該一對第二區及該一對第三區包含氫或選自稀有氣體元素中的一種以上的元素作為摻雜物，並且，該一對第二區的該摻雜濃度及該一對第三區的該摻雜濃度為5×1018atoms/cm3以上且1×1022atoms/cm3以下。
  11. 根據申請專利範圍第1或3項之半導體裝置，其中，該一對第二區及該一對第三區包含氫或選自稀有氣體元素中的一種以上的元素作為摻雜物， 該一對第二區的該摻雜濃度為5×1018atoms/cm3以上且小於5×1019atoms/cm3，並且，該一對第三區的該摻雜濃度為5×1019atoms/cm3以上且1×1022atoms/cm3以下。
  12. 根據申請專利範圍第1或3項之半導體裝置，其中，該氧化物半導體膜包含選自In、Ga、Sn及Zn中的兩種以上的元素。
  13. 一種半導體裝置的製造方法，包括如下步驟：在對基板進行熱處理的期間在該基板上形成氧化物半導體膜；在該氧化物半導體膜上形成閘極絕緣膜；在該閘極絕緣膜上形成第一電極；在該第一電極的側面形成第一側壁絕緣膜及第二側壁絕緣膜；以及對該氧化物半導體膜添加摻雜物，以形成該氧化物半導體膜的第一區、一對第二區及一對第三區，其中，該第一電極與該第一區重疊，該第一側壁絕緣膜與該一對第二區的一個重疊，並且該第二側壁絕緣膜與該一對第二區的另一個重疊，該第一區及該一對第二區位於該一對第三區之間，該第一區為c軸配向的晶體氧化物半導體區，該一對第二區及該一對第三區的每一個為包含該摻雜物的非晶氧化物半導體區， 該一對第三區的摻雜濃度高於該一對第二區的摻雜濃度，並且，該閘極絕緣膜與該一對第二區及該一對第三區重疊。
  14. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一氧化物半導體膜；在形成該第一氧化物半導體膜之後進行第一熱處理，以形成第一晶體氧化物半導體膜；在該第一晶體氧化物半導體膜上形成第二氧化物半導體膜；在形成該第二氧化物半導體膜之後進行第二熱處理，以形成第二晶體氧化物半導體膜；在包括該第一晶體氧化物半導體膜及該第二晶體氧化物半導體膜的氧化物半導體膜上形成閘極絕緣膜；在該閘極絕緣膜上形成第一電極；在該第一電極的側面形成第一側壁絕緣膜及第二側壁絕緣膜；以及對該氧化物半導體膜添加摻雜物，以形成該氧化物半導體膜的第一區、一對第二區及一對第三區，其中，該第一電極與該第一區重疊，該第一側壁絕緣膜與該一對第二區的一個重疊，並且該第二側壁絕緣膜與該一對第二區的另一個重疊，該第一區及該一對第二區位於該一對第三區之間，該第一區為c軸配向的晶體氧化物半導體區，該一對第二區及該一對第三區的每一個為包含該摻雜 物的非晶氧化物半導體區，該一對第三區的摻雜濃度高於該一對第二區的摻雜濃度，並且，該閘極絕緣膜與該一對第二區及該一對第三區重疊。
  15. 根據申請專利範圍第13或14項之半導體裝置的製造方法，其中，該閘極絕緣膜為氧化物絕緣膜，並且，該第一側壁絕緣膜及該第二側壁絕緣膜的每一個為氮化物絕緣膜。
  16. 根據申請專利範圍第13或14項之半導體裝置的製造方法，其中，該閘極絕緣膜、該第一側壁絕緣膜及該第二側壁絕緣膜的每一個為氧化物絕緣膜。
  17. 根據申請專利範圍第13或14項之半導體裝置的製造方法，其中，該一對第二區及該一對第三區包含氫或選自稀有氣體元素中的一種以上的元素作為摻雜物，並且，該一對第二區的該摻雜濃度及該一對第三區的該摻雜濃度為5×1018atoms/cm3以上且1×1022atoms/cm3以下。
  18. 根據申請專利範圍第13或14項之半導體裝置的製造方法，其中，該一對第二區及該一對第三區包含氫或選自稀有氣體元素中的一種以上的元素作為摻雜物，該一對第二區的該摻雜濃度為5×1018atoms/cm3以上 且小於5×1019atoms/cm3，並且，該一對第三區的該摻雜濃度為5×1019atoms/cm3以上且1×1022atoms/cm3以下。
  19. 根據申請專利範圍第13或14項之半導體裝置製造方法，其中，該氧化物半導體膜包含選自In、Ga、Sn及Zn中的兩種以上的元素。
  20. 一種半導體裝置，包括：氧化物半導體膜，包括：第一區；一對第二區，該第一區位於該一對第二區之間，以及一對第三區，該第一區及該一對第二區位於該一對第三區之間；該氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的並與該第一區重疊的第一電極，其中，該第一區包括晶體，該晶體的c軸實質上在垂直於該第一區的表面的方向上配向，該一對第二區及該一對第三區的每一個為包含摻雜物的非晶氧化物半導體區，該一對第三區的摻雜濃度高於該一對第二區的摻雜濃度，並且，該閘極絕緣膜與該一對第二區及該一對第三區重疊。
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8829512B2 (en) 2010-12-28 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI539597B (zh) 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
US8716073B2 (en) 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
US8952379B2 (en) 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6022880B2 (ja) 2011-10-07 2016-11-09 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6026839B2 (ja) 2011-10-13 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101308809B1 (ko) * 2012-01-20 2013-09-13 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 제조방법 및 이를 이용한 능동구동 디스플레이 장치, 능동구동 센서장치
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130221345A1 (en) * 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6168795B2 (ja) 2012-03-14 2017-07-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8941113B2 (en) 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
US8987047B2 (en) * 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
KR20130111872A (ko) 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
US8860023B2 (en) 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI596778B (zh) * 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014187181A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置及びその製造方法
US20150155313A1 (en) 2013-11-29 2015-06-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9991392B2 (en) 2013-12-03 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015188062A (ja) * 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9640669B2 (en) * 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US10002971B2 (en) * 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN113990756A (zh) * 2015-05-22 2022-01-28 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9768254B2 (en) * 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
CN106409919A (zh) * 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
JP6968567B2 (ja) * 2016-04-22 2021-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN107123687B (zh) * 2017-05-11 2020-03-13 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
WO2019150224A1 (ja) 2018-02-01 2019-08-08 株式会社半導体エネルギー研究所 表示装置および電子機器
CN110972508B (zh) * 2019-03-04 2022-05-03 京东方科技集团股份有限公司 薄膜晶体管及薄膜晶体管的制造方法
JP7284986B2 (ja) * 2019-04-08 2023-06-01 株式会社Joled 半導体装置および表示装置
KR102697041B1 (ko) * 2019-06-10 2024-08-20 삼성전자주식회사 반도체 장치
JP7623864B2 (ja) * 2021-03-22 2025-01-29 武漢天馬微電子有限公司 薄膜トランジスタ基板
KR20230044634A (ko) * 2021-09-27 2023-04-04 에스케이하이닉스 주식회사 산화물 반도체 채널층을 갖는 반도체 소자 및 그 제조 방법
TW202535229A (zh) * 2024-02-22 2025-09-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法及半導體裝置
WO2026003654A1 (ja) * 2024-06-24 2026-01-02 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
CN118794970B (zh) * 2024-09-12 2024-11-08 兰州大学 一种硅半导体内掺杂元素占据晶格位置的检测方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428570A (en) * 2003-06-09 2004-12-16 Taiwan Semiconductor Mfg Fabrication method for multiple spacer widths
US20070272922A1 (en) * 2006-04-11 2007-11-29 Samsung Electronics Co. Ltd. ZnO thin film transistor and method of forming the same
US20070278490A1 (en) * 2006-06-02 2007-12-06 Kochi Industrial Promotion Center Semiconductor device including active layer of zinc oxide with controlled crystal lattice spacing and manufacturing method thereof
US20090065771A1 (en) * 2006-03-17 2009-03-12 Canon Kabushiki Kaisha Field effect transistor using oxide film for channel and method of manufacturing the same
US20090283763A1 (en) * 2008-05-15 2009-11-19 Samsung Electronics Co., Ltd. Transistors, semiconductor devices and methods of manufacturing the same

Family Cites Families (162)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3450095B2 (ja) * 1995-07-25 2003-09-22 富士通株式会社 半導体装置及びその製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
US5817548A (en) 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6310363B1 (en) * 1998-05-15 2001-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors with N and P impurities in the source and drain regions
US6541793B2 (en) * 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW502452B (en) 2001-07-13 2002-09-11 Macronix Int Co Ltd Manufacturing method of MOS transistor
US6788108B2 (en) * 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003332578A (ja) * 2002-05-09 2003-11-21 Sharp Corp 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
AU2003236143A1 (en) 2002-05-22 2003-12-02 Masashi Kawasaki Semiconductor device and display comprising same
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US20040031983A1 (en) * 2002-08-19 2004-02-19 Weng-Hsing Huang Structure of a memory device and fabrication method thereof
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US6963083B2 (en) * 2003-06-30 2005-11-08 Lg.Philips Lcd Co., Ltd. Liquid crystal display device having polycrystalline TFT and fabricating method thereof
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100585410B1 (ko) 2003-11-11 2006-06-07 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
JP4561960B2 (ja) * 2004-01-23 2010-10-13 フォスター電機株式会社 スピーカ用振動板
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
SG115733A1 (en) * 2004-03-12 2005-10-28 Semiconductor Energy Lab Thin film transistor, semiconductor device, and method for manufacturing the same
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP2246894B2 (en) 2004-03-12 2018-10-10 Japan Science and Technology Agency Method for fabricating a thin film transistor having an amorphous oxide as a channel layer
US20050258491A1 (en) 2004-05-14 2005-11-24 International Business Machines Corporation Threshold and flatband voltage stabilization layer for field effect transistors with high permittivity gate oxides
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
EP2453481B1 (en) 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP5008323B2 (ja) 2005-03-28 2012-08-22 株式会社半導体エネルギー研究所 メモリ装置
TWI475667B (zh) 2005-03-28 2015-03-01 半導體能源研究所股份有限公司 記憶裝置和其製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7655994B2 (en) * 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
KR101229280B1 (ko) 2005-12-28 2013-02-04 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 패널
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4421564B2 (ja) * 2006-02-16 2010-02-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100796654B1 (ko) * 2006-06-02 2008-01-22 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100746622B1 (ko) 2006-06-29 2007-08-08 주식회사 하이닉스반도체 모스 트랜지스터 제조방법
JP5204998B2 (ja) * 2006-06-30 2013-06-05 株式会社半導体エネルギー研究所 半導体装置
US8095104B2 (en) 2006-06-30 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device having the same
JP4404881B2 (ja) 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
KR101416876B1 (ko) 2006-11-17 2014-07-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100877153B1 (ko) 2007-01-09 2009-01-09 한국전자통신연구원 전자소자용 ＺｎＯ 반도체막 형성방법 및 상기 반도체막을포함하는 박막 트랜지스터
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
WO2008139860A1 (ja) * 2007-05-07 2008-11-20 Idemitsu Kosan Co., Ltd. 半導体薄膜、半導体薄膜の製造方法、および、半導体素子
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5613567B2 (ja) 2007-11-29 2014-10-22 ジェンザイム・コーポレーション 精製逆感熱性ポリマーを使用する内視鏡的粘膜切除
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20100295042A1 (en) 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
EP2297778A1 (en) * 2008-05-23 2011-03-23 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP5358324B2 (ja) * 2008-07-10 2013-12-04 株式会社半導体エネルギー研究所 電子ペーパー
TWI475282B (zh) * 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
KR20100055324A (ko) * 2008-11-17 2010-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광소자 및 발광장치
JP2010140919A (ja) 2008-12-09 2010-06-24 Hitachi Ltd 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20100075026A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428570A (en) * 2003-06-09 2004-12-16 Taiwan Semiconductor Mfg Fabrication method for multiple spacer widths
US20090065771A1 (en) * 2006-03-17 2009-03-12 Canon Kabushiki Kaisha Field effect transistor using oxide film for channel and method of manufacturing the same
US20070272922A1 (en) * 2006-04-11 2007-11-29 Samsung Electronics Co. Ltd. ZnO thin film transistor and method of forming the same
US20070278490A1 (en) * 2006-06-02 2007-12-06 Kochi Industrial Promotion Center Semiconductor device including active layer of zinc oxide with controlled crystal lattice spacing and manufacturing method thereof
US20090283763A1 (en) * 2008-05-15 2009-11-19 Samsung Electronics Co., Ltd. Transistors, semiconductor devices and methods of manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Kenji Nomura, Hiromichi Ohta, Kazushige Ueda, Toshio Kamiya, Masahiro Hirano, Hideo Hosono，Thin-Film Transistor Fabricated in Single-Crystalline Transparent Oxide Semiconductor，Science，American Association for the Advancement of Science，Vol. 300 no. 5623，2003年05月23日，pp. 1269-1272 *

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