[go: up one dir, main page]

TWI588839B - 記憶體中字元線電壓之控制 - Google Patents

記憶體中字元線電壓之控制 Download PDF

Info

Publication number
TWI588839B
TWI588839B TW100142076A TW100142076A TWI588839B TW I588839 B TWI588839 B TW I588839B TW 100142076 A TW100142076 A TW 100142076A TW 100142076 A TW100142076 A TW 100142076A TW I588839 B TWI588839 B TW I588839B
Authority
TW
Taiwan
Prior art keywords
word line
during
voltage level
transistor
conductance
Prior art date
Application number
TW100142076A
Other languages
English (en)
Other versions
TW201241837A (en
Inventor
鍾怡康
陳信宇
Original Assignee
Ａｒｍ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ａｒｍ股份有限公司 filed Critical Ａｒｍ股份有限公司
Publication of TW201241837A publication Critical patent/TW201241837A/zh
Application granted granted Critical
Publication of TWI588839B publication Critical patent/TWI588839B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

記憶體中字元線電壓之控制
本發明係關於記憶體電路之領域。更特定言之，本發明係關於在記憶體電路中利用控制字元線電壓而觸發位元胞之讀取。
眾所周知，記憶體電路包含位元胞陣列。在此位元胞陣列中，每一個位元胞均具有儲存資料值的節點。此節點耦接至位元線，以經由字元線電晶體讀取儲存資料值。字元線電晶體具有電導，字元線電晶體的電導取決於耦接至正在讀取之位元胞之字元線上之字元線訊號之字元線電壓。
隨著記憶體電路中的電路元件尺寸變得更小，由於使用更小的積體電路幾何，以及為了降低電源消耗而降低記憶體的操作電壓，與記憶體有關的存取干擾邊際問題也日益嚴重。當讀取位元胞時，由於諸如位元線與內節點間的電荷分享效應，使得所儲存之資料值可能會不正確地讀取，因而導致位元胞內的穩定性問題。
本發明的一個態樣提供一種記憶體電路，此記憶體電路包含：一位元胞陣列，該位元胞陣列包括耦接至至少一位元 線及一字元線之一位元胞，該位元胞具有節點以及字元線電晶體，該節點儲存資料值，該字元線電晶體經配置以為一電流路徑提供一電導，該電流路徑介於該節點與該至少一位元線中之一位元線之間，該電導取決於在該字元線上之字元線訊號之字元線電壓；以及字元線驅動電路系統，該字元線驅動電路系統經配置以在存取該位元胞期間，依以下方式控制該字元線電壓：(i)在第一改變期間，將第一電壓位準改變為中間電壓位準，在該第一電壓位準下該字元線電晶體具有低電導，在該中間電壓位準下該字元線電晶體具有中間電導；(ii)在第一延遲期間，實質維持在該中間電壓位準；(iii)在第二改變期間，將該中間位準改變為第二電壓位準，在該第二電壓位準下該字元線電晶體具有高電導；(iv)在第二延遲期間，實質維持該第二電壓位準；以及(v)在第三改變期間，將該第二電壓位準改變為該第一電壓位準；其中該中間電壓位準係介於該第一電壓位準與該第二電壓位準之間。
本技術提供一種在讀與寫期間或者讀或寫期間控制字元線電壓的記憶體。在讀與(或)寫期間，控制該字元線電壓，使該字元線電壓首先改變為一電壓位準，此電壓位準使字元線電晶體具有中間電導，且隨後在第一延遲期間實質保持於該電壓位準，之後再改變為使字元線電晶體具有高電導的高電壓位準。這種階段性改變的字元線 電壓降低位元胞的存取干擾，進而增大記憶體的可靠性。
在一些實施例中，上述之字元線電壓的變動可依以下方式達成。字元線驅動電路在供應電壓源與該字元線之間提供電流路徑，該電流路徑具有：(i)在未存取該位元胞時之第一低電導；(ii)在該第一改變期間之中間電導；(iii)在該第一延遲期間之第二低電導；(iv)在該第二改變期間及該第二延遲期間之高電導；以及(v)在該第三改變期間之第三低電導；以及該中間電導係介於該第一低電導與該高電導之間。
各種低電導位準可具有不同的絕對值，僅在一些實施例中，該等低電導位準可為共同低電導。在其他實施例中，例如，第二低電導位準的絶對值可高於第一低電導位準及第三低電導位準。因此，該第二低電導位準亦可視為第二中間電導位準。第二低電導，此一詞彙意欲表示較第一改變期間所使用之中間電導更低的電導。
可以各種不同的方式達成供應電壓源與字元線間之電流路徑的電導變動。在一些實施例中，該電流路徑可穿過一弱電晶體及一強電晶體，該弱電晶體及該強電晶體以並聯方式連接。
在使用上述設計之情況下，當該字元線驅動電路系統依以下方式控制該弱電晶體及該強電晶體時，可達成該供應電壓源與該字元線間之該電流路徑之適當的電導改 變：(i)當並非正在讀取該位元胞時，該弱電晶體處於低電導狀態而該強電晶體處於低電導狀態；(ii)在該第一改變期間，該弱電晶體處於高電導狀態而該強電晶體處於該低電導狀態；(iii)在該第一延遲期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態；(iv)在該第二改變期間及該第二延遲期間，該強電晶體處於高電導狀態；以及(v)在該第三改變期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態。
在一些實施例中，當強電晶體導通時，弱電晶體可同時導通，但在其他實施例中，當該強電晶體開啟時該弱電晶體應關閉是較為便利的。
在一些實施例中，該字元線驅動電路系統可為緩衝電路系統以回應字元線選擇訊號，而將該字元線驅動至該字元線電壓。在此情況下，該弱電晶體及該強電晶體可提供自該供應電壓源流向該緩衝電路系統之電源供應電流。
一些實施例亦可以一基本模式操作，在該基本模式中，該字元線驅動電路系統將在存取該位元胞期間，依以下方式控制該字元線電壓：：(i)在第一正常模式改變期間，將該第一電壓位準改變為高電壓位準； (ii)在正常模式延遲期間，實質維持該高電壓位準；以及(iii)在第二正常模式改變期間，將該高電壓位準改變為該第一電壓位準。
可由啟動訊號來啟動用於讀取該等位元線之感測放大器，該啟動訊號經延遲後產生，該延遲視是以基本模式還是以使用二段字元線電壓訊號之模式操作該字元線電路系統而改變。
該二段字元線電壓訊號之特徵可被改變，且特定言之，根據一或多個被記憶體接收之配置訊號，第一段之電壓高度及第一段之持續時間可具有選擇性。
本發明的另一個態樣提供一種記憶體電路，該記憶體電路包含：一位元胞裝置陣列，該位元胞裝置陣列用於儲存資料值，該位元胞裝置陣列包括耦接至至少一個位元線及字元線之位元胞裝置，該位元胞裝置具有節點以及字元線電晶體裝置，該節點儲存資料值，該字元線電晶體裝置用於為一電流路徑提供一電導，該電流路徑介於該節點與該至少一位元線中之一位元線間，該電導取決於在該字元線上之字元線訊號之字元線電壓；以及字元線驅動裝置，該字元線驅動裝置用於在存取該位元胞裝置期間，依以下方式控制該字元線電壓：(i)在第一改變期間，將第一電壓位準改變為中間電壓位準，在該第一電壓位準下該字元線電晶體裝置具有低 電導，在該中間電壓位準下該字元線電晶體裝置具有一中間電導；(ii)在第一延遲期間，實質維持該中間電壓位準；(iii)在第二改變期間，將該中間電壓位準改變為第二電壓位準，在該第二電壓位準下該字元線電晶體裝置具有高電導；(iv)在第二延遲期間，實質維持該第二電壓位準；以及(v)在第三改變期間，將該第二電壓位準改變為該第一電壓位準；其中該中間電壓位準係介於該第一電壓位準與該第二電壓位準之間。
本發明的另一個態樣提供一種操作一記憶體電路之方法，該記憶體電路具有：位元胞陣列，該位元胞陣列包括耦接至至少一位元線及字元線之一位元胞，該位元胞具有節點以及字元線電晶體，該節點儲存資料值，該字元線電晶體經配置以為一電流路徑提供一電導，該電流路徑介於該節點與該位元線間，該電導取決於在該字元線上之字元線訊號之字元線電壓，該方法包含以下步驟：(i)在第一改變期間，將第一電壓位準改變為中間電壓位準，在該第一電壓位準下該字元線電晶體具有低電導，在該中間電壓位準下該字元線電晶體具有中間電導；(ii)在第一延遲期間，實質維持該中間電壓位準；(iii)在第二改變期間，將該中間位準改變為第二電壓位 準，在該第二電壓位準下該字元線電晶體具有高電導；(iv)在第二延遲期間，實質維持該第二電壓位準；以及(v)在第三改變期間，將該第二電壓位準改變為該第一電壓位準；其中該中間電壓位準係介於該第一電壓位準與該第二電壓位準之間。
由下列說明性實施例之詳細描述，配合相關附圖之閱讀，本發明之上述及其他目標、特徵及優點將顯而易見。
第1圖示意性圖示記憶體電路2，此記憶體電路2包括由多個位元胞4所排列成的陣列。字元線6貫穿同一列的位元胞4，且該等字元線6傳送字元線電壓(VWL)給與每一位元胞4相關連的字元線電晶體12。字元線電晶體12在位元胞4內之節點與相應的位元線8之間產生電流路徑，該節點承載資料值，該位元線8耦接一行位元胞4。感測放大器10連接位元線8，用以偵測耦接至正被讀取之位元胞4之位元線8(BL,)間的電壓差，並且產生輸出資料訊號，此輸出資料訊號對應於正被讀取之資料值。
值得注意的是，記憶體電路2通常含有許多其他電路元件，為了清晰起見，已自第1圖中省略該等其他電路元件。進一步瞭解，記憶體電路2可與其他電路元件一起配備於積體晶片內，諸如應用於單晶片系統積體電路內，該單晶片系統積體電路亦承載對應於處理器核心、 輸入/輸出電路系統、快取記憶體等之部分。
第2圖示意性圖示具有節點之位元胞4，該節點傳送訊號Vnode，該訊號Vnode對應於儲存於位元胞4內之資料值。字元線電晶體12將位元胞4耦接至各別對應的位元線8。當字元線電晶體12開啟(即，自低電導狀態移至高電導狀態或中間電導狀態)時，位元線8上之電壓將視儲存於位元胞4內之資料值而改變。由感測放大器10偵測兩個位元線8間之電壓差，該兩個位元線8耦接至位元胞4。
感測放大器10因接收到自延遲電路系統14發出之啟動訊號而啟動。在開始讀取後，延遲電路系統14在給定延遲期間後開啟感測放大器10。由於位元線8自開始讀取後需足夠時間才能到達可被感測的電壓位準，因此此舉可節省電源。若讀取時間減慢，舉例而言使用隨後所述之二段字元線電壓，由於整體讀取速度減慢，因此感測放大器10之啟動也應適當地延遲。在此情況下，當正在使用二段字元線電壓訊號時，額外延遲線16需切換至延遲電路14訊號路徑中，以延遲到達感測放大器10的啟動訊號。當正在使用正常字元線電壓訊號時，將不選定額外延遲線16，使得啟動訊號在讀取時較快抵達。
緩衝器18用作驅動字元線20，該字元線20耦接至字元線電晶體12之閘極。緩衝器18經由並聯之弱電晶體22及強電晶體24耦接至供應電壓源Vdd。弱電晶體22為實體頭較小的電晶體，該實體頭較小的電晶體在開啟 時將具有相對較低的電導。強電晶體24為實體頭較大的電晶體，該實體頭較大的電晶體在開啟時將具有較高的電導。
當僅弱電晶體24開啟且正將電源供應至緩衝器18時，緩衝器18將減小可驅動於字元線20上之電壓改變率。相反地，當強電晶體24開啟時，緩衝器18快速驅動字元線20，提供接近全軌字元線電壓(例如，接近Vdd)。當選擇一給定列的位元胞4供讀取時，字元線選擇訊號sel係由緩衝器18接收，且該字元線選擇訊號sel將產生訊號於字元線20上。該字元線選擇訊號sel亦供應至字元線電壓控制電路系統26。
字元線電壓控制電路系統26在讀取及寫入存取時用作產生開啟及關閉弱電晶體22及強電晶體24之訊號，以產生二段字元線電壓。特定言之，當偵測到選擇訊號之上升邊緣(rising edge)時，字元線電壓控制電路系統26於第一改變期間開啟弱電晶體22，並在該第一改變期間中，緩衝器18將字元線電壓驅動至中間位準。隨後，字元線電壓控制電路系統26在第一延遲期間關閉弱電晶體22(將弱電晶體22置於低電導狀態中)。此舉將緩衝器18與供應電壓源Vdd實質隔離，其結果令字元線20上之字元線電壓浮動且進而保持實質定值。值得注意的是，當緩衝器18並非主動驅動該字元線電壓時，在此期間字元線電壓可能會出現小擾動。然而，在非驅動期間，當緩衝器18與緩衝器18之電源供應器有效隔離時，字元 線電壓可視為實質維持在中間電壓位準且在電子概念下可視為浮動。
在第一延遲期間，字元線20維持中間電壓位準，在第一延遲期間後，字元線電壓控制電路系統26開啟強電晶體24。強電晶體24在供應電壓源Vdd與緩衝器18之間提供高電導路徑。因此，緩衝器18能快速將字元線20驅動至高於中間電壓位準之字元線電壓位準。此高電壓位準在第二延遲期間持續維持。當選擇訊號Sel解判定時，決定此第二延遲期間結束，此時緩衝器18將字元線20驅動回至該字元線20之原始電壓且字元線電壓控制電路系統26關閉強電晶體24。弱電晶體22可在此第二延遲期間中保持關閉。或者，弱電晶體22在此第二延遲期間亦可開啟，以便輔助強電晶體24驅動字元線20。
上文及以下描述實例中，字元線電壓在當並非正在讀取位元胞4時指示為較低，而當正在讀取位元胞4時指示為較高。熟習此項技術者將瞭解，有可能，可用各種電晶體及其他電路元件之合適轉換來倒轉該等訊號位準。此類修改涵蓋於本發明技術內。上述內容描述的為讀取之情況，若需要，則在寫入存取期間亦可(或者)使用對字元線電壓之相同控制。此舉協助解決在寫入操作期間內在選定列內未選定行之位元胞中可能出現的讀取干擾問題。
第3圖圖示在讀取及寫入存取期間第2圖之電路內複數個訊號之變動。訊號線A圖示提供至弱電晶體22之訊 號變動，該訊號用作在弱字元線驅動期間，開啟弱電晶體22(即，將弱電晶體置於高電導狀態中)。此弱字元線驅動期間可視提供至字元線電壓控制電路系統26的配置訊號(ETcontrol；延長時控)而改變。弱字元線驅動期間的持續時間決定了所能到達的中間電壓幅度，且此中間電壓幅度在之後的字元線浮動延遲期間將持續維持。
訊號B圖示開啟及閉合強電晶體24之訊號。強電晶體24保持閉合，直至弱字元線驅動期間後且字元線浮動延遲期滿。隨後，強電晶體24開啟(自低電導狀態移至高電導狀態)。此舉令緩衝器18能夠快速將字元線20驅動至全軌供應電壓位準(或接近此位準)。
訊號C圖示提供至緩衝器18之選擇訊號的相對時序。由字元線電壓控制電路系統26偵測選擇訊號之上升邊緣，該上升邊緣用以啟動字元線電壓控制電路系統26。特定言之，在弱字元線驅動期間，選擇訊號sel之上升邊緣啟動並開啟弱電晶體22。選擇訊號之下降邊緣導致緩衝器18將字元線20上之字元線電壓驅動至較低，且該下降邊緣亦觸發字元線電壓控制電路系統26關閉強電晶體24。
訊號D圖示字元線電壓隨時間之變動。當弱電晶體22被開啟時，字元線電壓經驅動至中間位準。在浮動期間中，該字元線電壓實質維持在該中間電壓位準。當強電晶體24開啟時，字元線電壓經驅動至更高且快速到達全軌值。當選擇訊號sel解判定時，字元線電壓經驅動至較 低位準，同時強電晶體24被關閉。
沿著字元線電壓隨時間變動之各點標記於訊號D上。A至B之時間對應於第一改變期間，在該第一改變期間中字元線電壓自第一電壓位準改變為中間電壓位準，在該第一電壓位準下字元線電晶體12具有低電導，在該中間電壓位準下字元線電晶體具有中間電導。B至C之時間對應於第一延遲期間，在第一延遲期間，字元線電壓實質維持於中間電壓位準。C至D之時間對應於第二改變期間，在該第二改變期間，字元線電壓自中間電壓位準改變為第二電壓位準，在該第二電壓位準下字元線電晶體12具有高電導。D至E之時間對應於第二延遲期間，在第二延遲期間，字元線電壓實質維持於第二電壓位準。E至F之時間對應於第三改變期間，在該第三改變期間，字元線電壓自第二電壓位準改變為第一電壓位準。字元線電壓返回至第一電壓位準亦將字元線電晶體12返回至低電導狀態。
上述弱電晶體22及強電晶體24的時序開關與緩衝器18結合提供在供應電壓源Vdd與字元線20之間的電流路徑，該電流路徑具有隨時間而改變之電導。特定言之，在X至A之期間中，當並非正在讀取位元胞時，該電流路徑具有第一低電導。在A至B之期間(對應於第一改變期間)中，電流路徑具有對應於弱電晶體22開啟及強電晶體24關閉之中間電導。在B至C之期間(對應於第一延遲期間)中，電流路徑具有對應於弱電晶體22及強 電晶體24兩者皆關閉之第二低電導(該第二低電導可能與第一低電導相同)。在C至E之期間(對應於第二改變期間及第二延遲期間)中，電流路徑具有對應於強電晶體24開啟之高電導。在E至Z之期間(該期間自第三改變期間延長)中，電流路徑具有可能與第一低電導及第二低電導相同之第三低電導。中間電導的值係介於第一低電導與高電導之間。
訊號E圖示位元胞4內節點電壓Vnode隨讀取操作進展之變動，該位元胞4儲存資料值。隨著字元線電晶體12切換且將資料值耦接至位元線8，電壓首先自該電壓之穩定狀態被干擾。然而，在二段字元線電壓訊號的第一部分中，字元線電壓已降低，字元線電晶體12僅部分開啟(處於中間電導)，因此對儲存於位元胞4內節點之資料值之干擾減小。該資料值之干擾減小足以為位元胞4提供較佳的存取干擾邊際。經由字元線電晶體12之降低電導的確減小了位元線8改變位元線電壓之速度，因此可如上所述延遲感測放大器10之啟動，對應於減緩之讀取。當強電晶體24開啟且字元線電壓驅動至全軌值時，資料值再次受擾亂，但是在降至該資料值之穩定狀態前之擾亂量已降低。字元線電壓之二段性質之整體效應在於：該字元線電壓減小儲存於位元胞4內節點之資料值之受干擾幅度，如訊號E所示。
第4圖示意性圖示字元線電壓控制電路系統26上之延長時控訊號ETcontrol之效應。該等訊號為二位元控制訊 號。當控制訊號為00時，上述二段字元線電壓訊號未被使用，而是如圖所示使用簡單的方波字元線電壓訊號。當控制訊號為01時，產生且使用如圖所示之基本二段字元線電壓訊號。字元線電壓控制電路系統26藉由在第一延遲週期中降低字元線電壓之浮動電壓位準或藉由延長第一延遲週期來回應10或11之控制訊號。可藉由開啟弱電晶體22於較短時間段(即，縮短弱字元線驅動週期)來達成降低浮動電壓位準。可藉由在字元線電壓控制電路系統26中使用合適的延遲線，來延長允許字元線電壓維持在中間位準的第一延遲期間，而該字元線電壓控制電路系統26接著控制強電晶體24之開啟。
第5圖示意性圖示對應於第2圖之電路的操作流程圖。在步驟28中，程序處於等待狀態，直至緩衝器18與字元線電壓控制電路系統26所接收到的選擇訊號上升。在步驟30中，弱電晶體22開啟。在步驟32中，字元線電壓控制電路系統處於等待狀態直至弱字元線驅動期間期滿。當弱字元線驅動期間期滿時，隨後在步驟34中，關閉弱電晶體22。步驟36維持等待直至字元線浮動期間期滿。當字元線浮動期間期滿時，隨後在步驟38中，開啟強電晶體24。步驟40維持等待直至選擇訊號降低。在步驟42中，關閉強電晶體24。
儘管本文已參閱附圖詳細描述了本發明之說明性實施例，但應瞭解，本發明並不限於彼等相同的實施例。在不脫離由所附申請專利範圍定義之本發明之範疇及精神 的情況下，熟習此項技術者可對本發明進行各種改變及修改。
2‧‧‧記憶體電路
4‧‧‧位元胞
6‧‧‧字元線
8‧‧‧位元線
10‧‧‧感測放大器
12‧‧‧字元線電晶體
14‧‧‧延遲電路系統
16‧‧‧額外延遲線
18‧‧‧緩衝器
20‧‧‧字元線
22‧‧‧弱電晶體
24‧‧‧強電晶體
26‧‧‧字元線電壓控制電路系統/字元線電壓控制訊號
28‧‧‧步驟
30‧‧‧步驟
32‧‧‧步驟
34‧‧‧步驟
36‧‧‧步驟
38‧‧‧步驟
40‧‧‧步驟
42‧‧‧步驟
ETcontrol‧‧‧延長時控
sel‧‧‧選擇訊號
Vdd‧‧‧供應電壓源
Vnode‧‧‧節點電壓
VWL‧‧‧字元線電壓
第1圖示意性圖示一種記憶體積體電路，該記憶體積體電路包括位元胞陣列，該位元胞陣列具有貫穿該位元胞陣列之位元線及字元線；第2圖示意性圖示位元胞以及相關連的字元線驅動電路系統與感測放大器；第3圖為在第2圖之示例性實施例內，讀取及寫入存取複數個訊號期間，隨時間變動之訊號圖；第4圖示意性圖示在讀取及寫入操作期間，字元線電壓之特性可如何根據配置參數而改變；以及第5圖示意性圖示第2圖之電路操作流程圖。
2‧‧‧記憶體電路
4‧‧‧位元胞
8‧‧‧位元線
10‧‧‧感測放大器
12‧‧‧字元線電晶體
14‧‧‧延遲電路系統
16‧‧‧額外延遲線
18‧‧‧緩衝器
20‧‧‧字元線
22‧‧‧弱電晶體
24‧‧‧強電晶體
26‧‧‧字元線電壓控制電路系統
ETcontrol‧‧‧延長時控
sel‧‧‧選擇訊號
Vdd‧‧‧供應電壓源
Vnode‧‧‧節點電壓
VWL‧‧‧字元線電壓

Claims (21)

  1. 一種記憶體電路，該記憶體電路包含：一位元胞(bit cell)陣列，該位元胞陣列包括耦接至至少一位元線及一字元線之一位元胞，該位元胞具有一節點以及一字元線電晶體，該節點儲存一資料值，該字元線電晶體經配置以為一電流路徑提供一電導，該電流路徑介於該節點與該至少一位元線中之一位元線間，該電導取決於在該字元線上之一字元線訊號之一字元線電壓；以及字元線驅動電路系統，該字元線驅動電路系統經配置以在存取該位元胞期間，依以下方式控制該字元線電壓：(i)在一第一改變期間，將一第一電壓位準改變為一中間電壓位準，在該第一電壓位準下該字元線電晶體具有一低電導，在該中間電壓位準下該字元線電晶體具有一中間電導；(ii)在一第一延遲期間，實質維持該中間電壓位準；(iii)在一第二改變期間，將該中間電壓位準改變為一第二電壓位準，在該第二電壓位準下該字元線電晶體具有一高電導；(iv)在一第二延遲期間，實質維持該第二電壓位準；以及(v)在一第三改變期間，將該第二電壓位準改變為該第一電壓位準；其中 該中間電壓位準係介於該第一電壓位準與該第二電壓位準之間；其中該字元線驅動電路系統在一供應電壓源與該字元線之間提供一電流路徑；其中該供應電壓源與該字元線間之該電流路徑係穿過一弱電晶體及一強電晶體，該弱電晶體及該強電晶體以並聯方式連接；其中該字元線驅動電路系統控制該弱電晶體及該強電晶體，以使：(i)當並非正在存取該位元胞時，該弱電晶體處於一低電導狀態而該強電晶體處於一低電導狀態；(ii)在該第一改變期間，該弱電晶體處於一高電導狀態而該強電晶體處於該低電導狀態；(iii)在該第一延遲期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態；(iv)在該第二改變期間及該第二延遲期間，該強電晶體處於一高電導狀態；以及(v)在該第三改變期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態。
  2. 如請求項1所述之記憶體電路，其中該字元線驅動電路系統在一供應電壓源與該字元線之間提供該電流路徑，該電流路徑具有：(i)在未存取該位元胞時之一第一低電導； (ii)在該第一改變期間之一中間電導；(iii)在該第一延遲期間之一第二低電導；(iv)在該第二改變期間及該第二延遲期間之一高電導；以及(v)在該第三改變期間之一第三低電導；以及該中間電導係介於該第一低電導與該高電導之間。
  3. 如請求項2所述之記憶體電路，其中該第一低電導及該第二低電導為一共同低電導。
  4. 如請求項3所述之記憶體電路，其中該第三低電導為該共同低電導。
  5. 如請求項1所述之記憶體電路，其中在該第二改變期間及該第二延遲期間，該弱電晶體處於該低電導狀態。
  6. 如請求項1所述之記憶體電路，其中該字元線驅動電路系統包含緩衝電路系統，該緩衝電路系統經配置以回應於一字元線選擇訊號，以將該字元線驅動至該字元線電壓，該弱電晶體及該強電晶體自該供應電壓源向該緩衝電路系統提供一電源供應電流。
  7. 如請求項1所述之記憶體電路，其中該字元線驅動電路系統經配置以亦以一基本模式操作，在該基本模式 中，該字元線驅動電路系統將在讀取該位元胞期間，依以下方式控制該字元線電壓：(i)在一第一正常模式改變期間，將該第一電壓位準改變為該第二電壓位準；(ii)在一正常模式延遲期間，實質維持該第二電壓位準；以及(iii)在一第二正常模式改變期間，將該第二電壓位準改變為該第一電壓位準。
  8. 如請求項7所述之記憶體電路，更包含一感測放大器，該感測放大器耦接至該至少一位元胞，且該感測放大器經配置以當該感測放大器由一啟動訊號啟動時，該感測放大器自該位元線讀取一資料訊號；以及延遲電路系統，該延遲電路系統經配置以在該位元胞之一存取操作期間，並在一延遲期間後，向該感測放大器供應該啟動訊號，其中該延遲電路系統經配置以當該字元線驅動電路系統正以該基本模式操作時，縮短該延遲期間。
  9. 如請求項1所述之記憶體電路，其中該字元線驅動電路系統經配置以根據一或多個所接收到的配置訊號，在複數個值之間選擇該第一延遲期間。
  10. 如請求項2所述之記憶體電路，其中該字元線驅動電路系統經配置以根據一或多個所接收到的配置訊號， 在複數個值之間選擇該第一改變期間。
  11. 一種記憶體電路，該記憶體電路包含：一位元胞裝置陣列，該位元胞裝置陣列用於儲存資料值，該位元胞裝置陣列包括耦接至至少一位元線及一字元線之位元胞裝置，該位元胞裝置具有一節點以及一字元線電晶體裝置，該節點儲存一資料值，該字元線電晶體裝置用於為一電流路徑提供一電導，該電流路徑介於該節點與該至少一位元線中之一位元線間，該電導取決於在該字元線上之一字元線訊號之一字元線電壓；以及字元線驅動裝置，該字元線驅動裝置用於在存取該位元胞裝置期間，依以下方式控制該字元線電壓：(i)在一第一改變期間，將一第一電壓位準改變為一中間電壓位準，在該第一電壓位準下該字元線電晶體裝置具有一低電導，在該中間電壓位準下該字元線電晶體裝置具有一中間電導；(ii)在一第一延遲期間，實質維持該中間電壓位準；(iii)在一第二改變期間，將該中間電壓位準改變為一第二電壓位準，在該第二電壓位準下該字元線電晶體裝置具有一高電導；(iv)在一第二延遲期間，實質維持該第二電壓位準；以及(v)在一第三改變期間，將該第二電壓位準改變為該第一電壓位準；其中 該中間電壓位準係介於該第一電壓位準與該第二電壓位準之間；其中該字元線驅動裝置在一供應電壓源與該字元線之間提供一電流路徑；其中該供應電壓源與該字元線間之該電流路徑係穿過一弱電晶體及一強電晶體，該弱電晶體及該強電晶體以並聯方式連接；其中該字元線驅動裝置控制該弱電晶體及該強電晶體，以使：(i)當並非正在存取該位元胞時，該弱電晶體處於一低電導狀態而該強電晶體處於一低電導狀態；(ii)在該第一改變期間，該弱電晶體處於一高電導狀態而該強電晶體處於該低電導狀態；(iii)在該第一延遲期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態；(iv)在該第二改變期間及該第二延遲期間，該強電晶體處於一高電導狀態；以及(v)在該第三改變期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態。
  12. 一種操作一記憶體電路之方法，該記憶體電路具有：一位元胞陣列，該位元胞陣列包括耦接至至少一位元線及一字元線之一位元胞，該位元胞具有一節點以及一 字元線電晶體，該節點儲存一資料值，該字元線電晶體經配置以為一電流路徑提供一電導，該電流路徑介於該節點與該位元線間，該電導取決於在該字元線上之一字元線訊號之一字元線電壓，該方法包含以下步驟：(i)在一第一改變期間，將一第一電壓位準改變為一中間電壓位準，在該第一電壓位準下該字元線電晶體具有一低電導，在該中間電壓位準下該字元線電晶體具有一中間電導；(ii)在一第一延遲期間，實質維持該中間電壓位準；(iii)在一第二改變期間，將該中間電壓位準改變為一第二電壓位準，在該第二電壓位準下該字元線電晶體具有一高電導；(iv)在一第二延遲期間，實質維持該第二電壓位準；以及(v)在一第三改變期間，自該第二電壓位準改變為該第一電壓位準；其中該中間電壓位準係介於該第一電壓位準與該第二電壓位準之間；其中一字元線驅動電路在一供應電壓源與該字元線之間提供一電流路徑；其中該供應電壓源與該字元線間之該電流路徑係穿過一弱電晶體及一強電晶體，該弱電晶體及該強電晶體以並聯方式連接；該方法包含控制該弱電晶體及該強電晶體，以使：。 (i)當並非正在存取該位元胞時，該弱電晶體處於一低電導狀態而該強電晶體處於一低電導狀態；(ii)在該第一改變期間，該弱電晶體處於一高電導狀態而該強電晶體處於該低電導狀態；(iii)在該第一延遲期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態；(iv)在該第二改變期間及該第二延遲期間，該強電晶體處於一高電導狀態；以及(v)在該第三改變期間，該弱電晶體處於該低電導狀態而該強電晶體處於該低電導狀態。
  13. 如請求項12所述之方法，包含控制該電流路徑，以提供：(i)在未存取該位元胞時之一第一低電導；(ii)在該第一改變期間之一中間電導；(iii)在該第一延遲期間之一第二低電導；(iv)在該第二改變期間及該第二延遲期間之一高電導；以及(v)在該第三改變期間之一第三低電導；以及該中間電導係介於該第一低電導與該高電導之間。
  14. 如請求項13所述之方法，其中該第一低電導及該第二低電導為一共同低電導。
  15. 如請求項14所述之方法，其中該第三低電導為該共同低電導。
  16. 如請求項12所述之方法，其中在該第二改變期間及該第二延遲期間，該弱電晶體處於該低電導狀態。
  17. 如請求項12所述之方法，其中該弱電晶體及該強電晶體自該供應電壓源向緩衝電路系統提供一電源供應電流，該緩衝電路系統回應於一字元線選擇訊號，以將該字元線驅動至該字元線電壓。
  18. 如請求項12所述之方法，更包含以一基本模式操作，在該基本模式中，該字元線電壓在存取該位元胞期間將依以下方式控制：(i)在一第一正常模式改變期間，將該第一電壓位準改變為該第二電壓位準；(ii)在一正常模式延遲期間，實質維持該第二電壓位準；以及(iii)在一第二正常模式改變期間，將該第二電壓位準改變為該第一電壓位準。
  19. 如請求項18所述之方法，更包含以下步驟：在該位元胞之一存取操作期間，並在一延遲期間後，向一感測放大器供應一啟動訊號；以及當該字元線驅動電路系 統正以該基本模式操作時，縮短該延遲期間。
  20. 如請求項12所述之方法，更包含以下步驟：根據一或多個所接收到的配置訊號，在複數個值之間選擇該第一延遲期間。
  21. 如請求項13所述之方法，更包含以下步驟：根據一或多個所接收到的配置訊號，在複數個值之間選擇該第一改變期間。
TW100142076A 2010-12-20 2011-11-17 記憶體中字元線電壓之控制 TWI588839B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/926,964 US8315123B2 (en) 2010-12-20 2010-12-20 Wordline voltage control within a memory

Publications (2)

Publication Number Publication Date
TW201241837A TW201241837A (en) 2012-10-16
TWI588839B true TWI588839B (zh) 2017-06-21

Family

ID=46234227

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100142076A TWI588839B (zh) 2010-12-20 2011-11-17 記憶體中字元線電壓之控制

Country Status (4)

Country Link
US (1) US8315123B2 (zh)
JP (1) JP6072406B2 (zh)
CN (1) CN102646442B (zh)
TW (1) TWI588839B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12218670B2 (en) 2023-06-12 2025-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Flip-flops having strong transistors and weak transistors

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443574B2 (en) 2012-10-31 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory architecture
CN103117085B (zh) * 2013-01-25 2016-06-08 上海华虹宏力半导体制造有限公司 行译码器的偏置电压产生电路及存储器
US9202538B2 (en) * 2013-12-05 2015-12-01 Infineon Technologies Ag Wordline activation
US9600179B2 (en) * 2014-07-30 2017-03-21 Arm Limited Access suppression in a memory device
TWI588827B (zh) 2015-02-06 2017-06-21 円星科技股份有限公司 隨機存取記憶體與記憶體存取方法
US9984730B2 (en) 2015-02-23 2018-05-29 Qualcomm Incorporated Negative supply rail positive boost write-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) write port(s), and related systems and methods
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US10002654B2 (en) * 2015-06-26 2018-06-19 Intel Corporation Capacitive wordline boosting
US9940997B2 (en) * 2016-05-02 2018-04-10 Stmicroelectronics International N.V. Method and apparatus for enhancing read stability of a static random access memory circuit in low voltage operation
CN105976857A (zh) * 2016-05-20 2016-09-28 西安紫光国芯半导体有限公司 一种信号建立时间控制电路及基于该电路的动态存储器
US10003337B1 (en) * 2017-05-17 2018-06-19 International Business Machines Corporation Resonant virtual supply booster for synchronous logic circuits and other circuits with use of on-chip integrated magnetic inductor
US11056174B2 (en) * 2018-12-06 2021-07-06 Etron Technology, Inc. Dynamic random access memory with shaped word-line waveform
JP7196040B2 (ja) * 2019-03-14 2022-12-26 株式会社東芝 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7269091B2 (en) * 2004-08-25 2007-09-11 Micron Technology Inc. Word line driver circuitry and methods for using the same
US20080037346A1 (en) * 2005-07-28 2008-02-14 Texas Instruments Incorporated Memory array with a delayed wordline boost
US20100054052A1 (en) * 2008-09-01 2010-03-04 Fujitsu Microelectronics Limited Semiconductor memory
US20100246243A1 (en) * 2009-03-25 2010-09-30 Nec Electronics Corporation Semiconductor storage device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404670B2 (en) * 1996-05-24 2002-06-11 Uniram Technology, Inc. Multiple ports memory-cell structure
JP2002042477A (ja) * 2000-07-24 2002-02-08 Sanyo Electric Co Ltd 半導体メモリ
KR100412131B1 (ko) * 2001-05-25 2003-12-31 주식회사 하이닉스반도체 반도체 메모리 장치의 셀 데이타 보호회로
JP2004152348A (ja) * 2002-10-29 2004-05-27 Renesas Technology Corp 信号生成回路
US7505345B2 (en) * 2006-11-03 2009-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for an SRAM with two phase word line pulse
JP2011018420A (ja) * 2009-07-10 2011-01-27 Toshiba Corp 半導体記憶装置およびワード線電位の制御方法
JP5398599B2 (ja) * 2010-03-10 2014-01-29 ルネサスエレクトロニクス株式会社 半導体記憶装置及びそのセル活性化方法
US8570791B2 (en) * 2011-10-05 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and method of word line suppression
US9064550B2 (en) * 2011-10-24 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for word line suppression
US20140017039A1 (en) * 2012-07-13 2014-01-16 Chung Sheen Technology Co., Ltd. Automatic Book Coil Binding Machine
US9460776B2 (en) * 2013-01-23 2016-10-04 Nvidia Corporation SRAM voltage assist

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7269091B2 (en) * 2004-08-25 2007-09-11 Micron Technology Inc. Word line driver circuitry and methods for using the same
US20080037346A1 (en) * 2005-07-28 2008-02-14 Texas Instruments Incorporated Memory array with a delayed wordline boost
US20100054052A1 (en) * 2008-09-01 2010-03-04 Fujitsu Microelectronics Limited Semiconductor memory
US20100246243A1 (en) * 2009-03-25 2010-09-30 Nec Electronics Corporation Semiconductor storage device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12218670B2 (en) 2023-06-12 2025-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Flip-flops having strong transistors and weak transistors
TWI879008B (zh) * 2023-06-12 2025-04-01 台灣積體電路製造股份有限公司 積體電路以及製作積體電路的方法

Also Published As

Publication number Publication date
US20120155194A1 (en) 2012-06-21
JP2012133870A (ja) 2012-07-12
TW201241837A (en) 2012-10-16
US8315123B2 (en) 2012-11-20
JP6072406B2 (ja) 2017-02-01
CN102646442B (zh) 2017-06-23
CN102646442A (zh) 2012-08-22

Similar Documents

Publication Publication Date Title
TWI588839B (zh) 記憶體中字元線電壓之控制
US10847208B2 (en) Memory device system-on-chip including the same and method of operating the same
US10861505B2 (en) Nonvolatile memory apparatus for mitigating snap-back disturbance, and read and write method of the nonvolatile memory apparatus
JP4024975B2 (ja) データ伝送回路
JP2001266576A (ja) 半導体メモリセル及び半導体メモリ装置
CN101587741B (zh) 字线追踪系统
US20150049540A1 (en) Static random access memory
US8174923B2 (en) Voltage-stepped low-power memory device
CN104885158A (zh) 低功率sram单元
CN112927736B (zh) 磁性随机存储器之读写电路
US20180358085A1 (en) Semiconductor memory apparatus and operating method thereof
US10083750B2 (en) Semiconductor memory apparatus for adjusting voltage level of global word line, and operating method thereof
US5898610A (en) Method and apparatus for bit cell ground choking for improved memory write margin
KR100685587B1 (ko) 불휘발성 강유전체 메모리 장치 및 그 제어 방법
JP4154392B2 (ja) 半導体記憶装置及びデータ読み出し方法
KR101171254B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치
JP3608169B2 (ja) 半導体メモリ装置
KR100596850B1 (ko) 하이브리드 스위치 셀을 이용한 불휘발성 메모리 장치
JP4031206B2 (ja) 半導体記憶装置
JP4998495B2 (ja) 半導体装置
US20180122461A1 (en) Resistive memory apparatus
KR20080047157A (ko) 반도체 메모리 소자의 센스앰프 전원 공급 회로
KR101218604B1 (ko) 반도체 메모리 장치
TW202518447A (zh) 記憶裝置
JP4524600B2 (ja) 強誘電体メモリ装置