TWI587311B - 半導體裝置 - Google Patents

Description

半導體裝置

本發明之例示性實施例係關於半導體設計技術，且更特定而言，係關於包括用以支援預先加強操作之資料輸出電路的半導體裝置。

本申請案主張2011年11月8日申請之韓國專利申請案第10-2011-0116036號之優先權，該申請案以全文引用之方式併入本文中。

圖1A為說明一習知資料輸出電路之方塊圖。

參看圖1A，習知資料輸出電路包括一上拉前置主要驅動器110、一上拉主要驅動器120、一下拉前置主要驅動器130及一下拉主要驅動器140。

上拉前置主要驅動器110及下拉前置主要驅動器130經組態以使輸出資料OUT_DATA反相及驅動輸出資料OUT_DATA且分別輸出上拉驅動資料PU_PMDATA及下拉驅動資料PD_PMDATA。

上拉主要驅動器120經組態以在上拉驅動資料PU_PMDATA處於邏輯低位準之週期中將資料輸出墊DQ驅動至外部電源供應電壓VDD。

下拉主要驅動器140經組態以在下拉驅動資料PD_PMDATA處於邏輯高位準之週期中將資料輸出墊DQ驅動至外部接地電壓VSS。

圖1B為解釋圖1A中所說明之習知資料輸出電路之操作 的時序圖。

參看圖1B，可見，當經驅動至資料輸出墊DQ之輸出資料OUT_DATA在兩個或兩個以上資料週期期間維持相同邏輯位準時，資料輸出墊DQ之電壓位準升高而大於正常位準或下降而小於正常位準，亦即，資料輸出墊DQ之電壓位準變化。

具體而言，在經驅動至資料輸出墊DQ之輸出資料OUT_DATA在兩個資料週期期間維持邏輯低位準的週期1中，資料輸出墊DQ之電壓位準下降而略微大於對應於邏輯低位準之正常電壓位準。

當在資料輸出墊DQ之電壓位準下降而略微大於對應於邏輯低位準之正常電壓位準之後，經驅動至資料輸出墊DQ之輸出資料OUT_DATA自邏輯低位準改變至邏輯高位準時，資料輸出墊DQ之電壓位準變得略微低於對應於邏輯高位準之正常電壓位準(2)。在圖1B中，資料輸出墊DQ維持略微低於對應於邏輯高位準之正常電壓位準之電壓位準的週期僅對應於一個資料週期。然而，由於此現象重複發生，因此資料輸出墊DQ之電壓位準變化不可避免地增大。

接著，在經驅動至資料輸出墊DQ之輸出資料OUT_DATA在三個資料週期期間維持邏輯高位準的週期3中，資料輸出墊DQ之電壓位準升高而略微大於對應於邏輯高位準之正常電壓位準。

當在資料輸出墊DQ之電壓位準升高而略微大於對應於 邏輯高位準之正常電壓位準之後，經驅動至資料輸出墊DQ之輸出資料OUT_DATA自邏輯高位準改變至邏輯低位準時，資料輸出墊DQ之電壓位準變得略微高於對應於邏輯低位準之正常電壓位準(4)。在圖1B中，資料輸出墊DQ維持略微高於對應於邏輯低位準之正常電壓位準之電壓位準的週期僅對應於一個資料週期。然而，由於此現象重複發生，因此資料輸出墊DQ之電壓位準變化不可避免地增大。

在上文所描述之資料輸出電路中，根據輸出資料OUT_DATA之邏輯位準，資料輸出墊DQ之電壓位準可變得高於或低於期望位準。因此，經由資料輸出墊DQ輸出之資料OUT_DATA的抖動可增大，亦即，符號間干擾(ISI)可變得嚴重。此外，歸因於此問題，可能無法充分地確保經由資料輸出墊DQ輸出之資料OUT_DATA的資料值窗(tDV)。在此狀況下，可能發生資料輸出錯誤。

本發明之一實施例係有關一種資料輸出電路，該資料輸出電路在相繼輸入之兩個輸出資料具有相同邏輯位準時執行一預先加強操作。

根據本發明之一實施例，一種半導體裝置包括：一主要驅動單元，其經組態以接收一輸出資料且將該所接收資料驅動至一資料輸出墊；一預先加強資料產生單元，其經組態以比較藉由將該輸出資料延遲一個資料週期而獲得之經延遲資料與該輸出資料，將該比較結果延遲一個資料週 期，及輸出該經延遲資料作為預先加強資料；及一預先加強驅動單元，其經組態以接收該預先加強資料且將該所接收資料驅動至該資料輸出墊。

根據本發明之另一實施例，一種半導體裝置包括：一主要驅動單元，其經組態以將相繼施加之第一至第三輸出資料驅動至一資料輸出墊；及一預先加強驅動單元，其經組態以在該第一輸出資料及該第二輸出資料具有相同邏輯位準，則回應於該第三輸出資料驅動至該資料輸出墊的一操作，在與該第一輸出資料及該第二輸出資料之邏輯位準相反的一驅動方向上驅動該資料輸出墊。

下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現且不應被解釋為限於本文中所闡述的實施例。實情為，提供此等實施例以使得本發明將為詳盡的及完整的，且將完整地將本發明之範疇傳達給熟習此項技術者。貫穿本發明，相似參考數字指代貫穿本發明之各種圖及實施例之相似零件。

圖2為說明根據本發明之一實施例之資料輸出電路的方塊圖。

參看圖2，根據本發明之實施例之資料輸出電路包括一主要驅動單元200、一預先加強資料產生單元220及一預先加強驅動單元240。此時，主要驅動單元200包括一前置主要驅動器201、一上拉主要驅動器202及一下拉主要驅動器204。前置主要驅動器201包括一上拉前置主要驅動器2012 及一下拉前置主要驅動器2014。此外，預先加強資料產生單元220包括一上拉預先加強資料產生器222及一下拉預先加強資料產生器224。此外，預先加強驅動單元240包括一上拉預先加強驅動器242及一下拉預先加強驅動器244。

圖3A及圖3B為根據本發明之實施例的圖2之資料輸出電路之組件當中的上拉預先加強資料產生器及下拉預先加強資料產生器的詳細電路圖。

參看圖3A，上拉預先加強資料產生器222包括一第一資料延遲區段2222、一第一邏輯運算區段2224、一第二資料延遲區段2226及一上拉預先加強輸出區段2228。

參看圖3B，根據本發明之實施例之下拉預先加強資料產生器224包括一第三資料延遲區段2242、一第二邏輯運算區段2244、一第四資料延遲區段2246及一下拉預先加強輸出區段2248。

參看圖2、圖3A及圖3B，根據本發明之實施例的資料輸出電路包括主要驅動單元200、預先加強資料產生單元220及預先加強驅動單元240。主要驅動單元200經組態以接收一輸出資料OUT_DATA且將所接收資料驅動至資料輸出墊DQ。預先加強資料產生單元220經組態以比較藉由將輸出資料OUT_DATA延遲一個資料週期而獲得之經延遲資料DOUT_DATA與輸出資料OUT_DATA，將比較結果延遲一個資料週期，且輸出該經延遲資料作為預先加強資料PU_PEDATA及PD_PEDATA。預先加強驅動單元240經組態以接收預先加強資料PU_PEDATA及PD_PEDATA，且將所 接收資料驅動至資料輸出墊DQ。

此處，資料輸出電路可基於時脈信號CLK而操作。因此，可基於時脈信號CLK而決定輸出資料OUT_DATA之一個資料週期。舉例而言，當資料輸出電路具有在時脈信號CLK之每一循環(1tck)輸出複數個串行化輸出資料當中之一輸出資料OUT_DATA的結構時，一個資料週期可對應於時脈信號CLK之一個循環。然而，當資料輸出電路具有在時脈信號CLK之每半循環(tck/2)輸出複數個串行化輸出資料當中之一輸出資料OUT_DATA的結構時，一個資料週期可對應於時脈信號CLK之半循環。

因此，儘管圖3A未說明用於將輸出資料OUT_DATA延遲一個資料週期之電路的詳細組態(亦即，預先加強資料產生單元220之資料延遲區段2222及2242)，但可見，該等電路使用與時脈信號CLK同步組態之鎖存型延遲。

具體而言，預先加強資料產生單元220包括上拉預先加強資料產生器222及下拉預先加強資料產生器224。上拉預先加強資料產生器222經組態以產生上拉預先加強資料PU_PEDATA，若經延遲資料DOUT_DATA及輸出資料OUT_DATA之邏輯位準處於邏輯低位準，則該上拉預先加強資料PU_PEDATA經啟動至邏輯低位準。下拉預先加強資料產生器224經組態以產生下拉預先加強資料PD_PEDATA，若經延遲資料DOUT_DATA及輸出資料OUT_DATA之邏輯位準處於邏輯高位準，則該下拉預先加強資料PD_PEDATA經啟動至邏輯高位準。

主要驅動單元200包括前置主要驅動器201、上拉主要驅動器202及下拉主要驅動器204。前置主要驅動器201經組態以使輸出資料OUT_DATA反相且驅動輸出資料OUT_DATA。上拉主要驅動器202經組態以若自前置主要驅動器202輸出之資料PU_PMDATA及PD_PMDATA處於邏輯低位準，則將資料輸出墊DQ上拉驅動至邏輯高位準。下拉主要驅動器204經組態以若自前置主要驅動器201輸出之資料PU_PMDATA及PD_PMDATA處於邏輯高位準，則將資料輸出墊DQ下拉驅動至邏輯低位準。前置主要驅動器201包括上拉前置主要驅動器2012及下拉前置主要驅動器2014。上拉前置主要驅動器2012經組態以使輸出資料OUT_DATA反相且驅動輸出資料OUT_DATA，且產生待施加至上拉主要驅動器202之上拉資料PU_PMDATA。下拉前置主要驅動器2014經組態以使輸出資料OUT_DATA反相且驅動輸出資料OUT_DATA，且產生待施加至下拉主要驅動器204之下拉資料PD_PMDATA。

預先加強驅動單元240包括上拉預先加強驅動器242及下拉預先加強驅動器244。上拉預先加強驅動器242經組態以在上拉預先加強資料PU_PEDATA經啟動至邏輯低位準的週期中，將資料輸出墊DQ上拉驅動至邏輯高位準。下拉預先加強驅動器244經組態以在下拉預先加強資料PD_PEDATA經啟動至邏輯高位準的週期中，將資料輸出墊DQ下拉驅動至邏輯低位準。

上拉預先加強資料產生器222包括第一資料延遲區段 2222、第一邏輯運算區段2224、第二資料延遲區段2226及上拉預先加強資料輸出區段2228。第一資料延遲區段2222經組態以將輸出資料OUT_DATA延遲一個資料週期且輸出經延遲資料DOUT_DATA。第一邏輯運算區段2224經組態以接收經延遲資料DOUT_DATA及輸出資料OUT_DATA且對所接收資料執行或(OR)運算。第二資料延遲區段2226經組態以將第一邏輯運算區段2224之輸出信號DATAP延遲一個資料週期。上拉預先加強輸出區段2228經組態以輸出第二資料延遲區段2226之輸出信號DDATAP作為上拉預先加強資料PU_PEDATA，在預設週期期間，若輸出信號DDATAP經啟動至邏輯低位準，則該上拉預先加強資料PU_PEDATA雙態觸發至邏輯低位準。第一邏輯運算2224包括一反或(NOR)閘NOR1及一反相器INV1。NOR閘NOR1經組態以接收輸出資料OUT_DATA及經延遲資料DOUT_DATA且對所接收資料執行NOR運算。反相器INV1經組態以使NOR閘NOR1之輸出信號反相且輸出NOR閘NOR1之輸出信號。

下拉預先加強資料產生器224包括第三資料延遲區段2242、第二邏輯運算區段2244、第四資料延遲區段2246及下拉預先加強資料輸出區段2248。第三資料延遲區段2242經組態以將輸出資料OUT_DATA延遲一個資料週期且輸出經延遲資料DOUT_DATA。第二邏輯運算區段2244經組態以接收經延遲資料DOUT_DATA及輸出資料OUT_DATA且對所接收資料執行與(AND)運算。第四資料延遲區段2246 經組態以將第二邏輯運算區段2244之輸出信號DATAN延遲一個資料週期。下拉預先加強資料輸出區段2248經組態以輸出第四資料延遲區段2246之輸出信號DDATAN作為下拉預先加強資料PD_PEDATA，在預設週期期間，若輸出信號DDATAN經啟動至邏輯高位準，則該下拉預先加強資料PD_PEDATA雙態觸發至邏輯高位準。

將基於上文所描述之組態參看圖6描述根據本發明之實施例之資料輸出電路的操作。

在一個資料週期DATA_A期間，輸出資料OUT_DATA之邏輯位準維持在邏輯高位準。接著，輸出資料OUT_DATA之邏輯位準改變為邏輯低位準且在兩個資料週期DATA_B及DATA_C期間維持在邏輯低位準。接著，輸出資料OUT_DATA之邏輯位準改變為邏輯高位準且在兩個資料週期DATA_D及DATA_E期間維持在邏輯高位準。接著，資料輸出OUT_DATA之邏輯位準改變為邏輯低位準且在一個資料週期DATA_F期間維持在邏輯低位準。

首先，在輸出資料OUT_DATA具有邏輯高位準之週期DATA_A期間，資料輸出墊DQ維持對應於邏輯高位準之正常電壓位準。

接著，在輸出資料OUT_DATA改變為邏輯低位準且維持邏輯低位準之資料週期DATA_B及DATA_C(1)中的第一資料週期DATA_B期間，資料輸出墊DQ維持對應於邏輯低位準之正常電壓位準。然而，在第二資料週期DATA_C期間，資料輸出墊DQ具有比對應於邏輯低位準之正常電壓 位準低的電壓位準。

然而，若輸出資料OUT_DATA之邏輯位準改變為邏輯高位準，則資料輸出墊DQ之電壓位準充分升高至對應於邏輯高位準之正常電壓位準(2)。

可如下來描述甚至在資料輸出墊DQ之電壓位準低於對應於邏輯低位準之正常電壓位準的狀態下資料輸出墊DQ之電壓位準亦充分升高至對應於邏輯高位準之正常電壓位準的原因。

首先，上拉預先加強資料產生器222及下拉預先加強資料產生器224共同地比較藉由將輸出資料OUT_DATA延遲一個資料週期而獲得之經延遲資料DOUT_DATA與輸出資料OUT_DATA。此時，由於經延遲資料DOUT_DATA及輸出資料OUT_DATA之邏輯位準在邏輯低位準下彼此相等，因此包括於上拉預先加強資料產生器222中之第一邏輯運算區段2224將輸出信號DATAP啟動至邏輯低位準，且包括於下拉預先加強資料產生器224中之第二邏輯運算區段2244持續地將輸出信號DATAN在邏輯低位準下維持在撤銷啟動狀態。因此，上拉預先加強資料產生器222持續地執行後續操作，且下拉預先加強資料產生器224並不執行後續操作。

以此方式，第二資料延遲區段2226輸出信號DATAP作為延遲了一個資料週期之信號DDATAP，該信號DATAP藉由包括於上拉預先加強資料產生器222中之第一邏輯運算區段2224的操作而啟動至邏輯低位準。隨後，上拉預先加強 輸出區段2228輸出上拉預先加強資料PU_PEDATA，在一預設時間期間，若第二資料延遲區段2226之輸出信號DDATAP經啟動至邏輯低位準，則該上拉預先加強資料PU_PEDATA雙態觸發至邏輯低位準。

此時，使上拉預先加強資料PU_PEDATA藉由第二資料延遲區段2226之操作而啟動至邏輯低位準的時間點與輸出資料OUT_DATA自邏輯低位準改變為邏輯高位準的時間點相等。

以此方式，若在於兩個資料週期期間維持邏輯低位準之後，輸出資料DATA_OUT改變為邏輯高位準，則不僅上拉主要驅動器202經啟動以執行上拉驅動操作，而且上拉預先加強驅動器242經啟動以執行上拉驅動操作。

因此，若甚至在資料輸出墊DQ之電壓位準由於輸出資料OUT_DATA在兩個或兩個以上資料週期期間維持邏輯低位準而變得低於對應於邏輯低位準之正常電壓位準的狀態下，輸出資料OUT_DATA亦改變為邏輯高位準，則資料輸出墊DQ之電壓位準可充分增大至對應於邏輯高位準之正常電壓位準。

此外，在輸出資料OUT_DATA改變為邏輯高位準且維持邏輯高位準之兩個週期DATA_D及DATA_E(3)中的第一資料週期DATA_D期間，資料輸出墊DQ維持對應於邏輯高位準之正常電壓位準。然而，在第二資料週期DATA_E期間，資料輸出墊DQ具有比對應於邏輯高位準之正常電壓位準高的電壓位準。

然而，當輸出資料OUT_DATA之邏輯位準改變為邏輯低位準時，資料輸出墊DQ之電壓位準充分下降至對應於邏輯低位準之正常電壓位準(4)。

可如下來描述甚至在資料輸出墊DQ之電壓位準高於對應於邏輯高位準之正常電壓位準的狀態下資料輸出墊DQ之電壓位準亦充分下降至對應於邏輯低位準之正常電壓位準的原因。

首先，上拉預先加強資料產生器222及下拉預先加強資料產生器224共同地比較藉由將輸出資料OUT_DATA延遲一個資料週期而獲得之經延遲資料DOUT_DATA與輸出資料OUT_DATA。此時，由於經延遲資料DOUT_DATA及輸出資料OUT_DATA之邏輯位準在邏輯高位準下彼此相等，因此包括於上拉預先加強資料產生器222中之第一邏輯運算區段2224將輸出信號DATAP在邏輯高位準下維持在撤銷啟動狀態下，且包括於下拉預先加強資料產生器224中之第二邏輯運算區段2244將輸出信號DATAN啟動至邏輯高位準。因此，上拉預先加強資料產生器222並不執行後續操作，且下拉預先加強資料產生器224持續地執行後續操作。

以此方式，第四資料延遲區段2246輸出信號DATAN作為延遲了一個資料週期之信號DDATAN，該信號DATAN藉由包括於下拉加強資料產生器224中之第二邏輯運算區段2244的操作而啟動至邏輯高位準。隨後，下拉預先加強輸出區段2248輸出下拉預先加強資料PD_PEDATA，在一預 設時間期間，若第四資料延遲區段2246之輸出信號DDATAN經啟動至邏輯高位準，則該下拉預先加強資料PD_PEDATA雙態觸發至邏輯高位準。

此時，使下拉預先加強資料PD_PEDATA藉由第四資料延遲區段2246之操作而啟動至邏輯高位準的時間點與輸出資料OUT_DATA自邏輯高位準改變為邏輯低位準的時間點相等。

以此方式，當在於兩個資料週期期間維持邏輯高位準之後，輸出資料OUT_DATA改變為邏輯低位準時，不僅下拉主要驅動器204經啟動以執行下拉驅動操作，而且下拉預先加強驅動器244經啟動以執行下拉驅動操作。

因此，若甚至在資料輸出墊DQ之電壓位準由於輸出資料OUT_DATA在兩個或兩個以上資料週期期間維持邏輯高位準而變得高於對應於邏輯高位準之正常電壓位準的狀態下，輸出資料OUT_DATA亦改變為邏輯低位準，則資料輸出墊DQ之電壓位準可充分減小至對應於邏輯低位準之正常電壓位準。

僅供參考，由設計者先前決定上拉預先加強輸出區段2228及下拉預先加強輸出區段2248中用作參考時間的預設時間，以使得資料輸出墊DQ之電壓位準展現出最小變化。

此外，根據上文所描述之操作，輸出資料OUT_DATA維持相同邏輯位準之週期不超過兩個資料週期，且因此預先加強驅動單元240看似僅在輸出資料OUT_DATA之邏輯位 準自邏輯低位準改變為邏輯高位準或自邏輯高位準改變為邏輯低位準的狀態下操作。

然而，若輸出資料OUT_DATA維持相同邏輯位準之週期在兩個或兩個以上資料週期期間維持，則根據本發明之實施例的預先加強驅動單元240操作。

舉例而言，若在於兩個資料週期期間維持邏輯低位準之後，輸出資料OUT_DATA進入下一資料週期，則上拉預先加強驅動器242操作，以控制資料輸出墊DQ之電壓位準並不自對應於邏輯低位準之正常電壓位準下降一預定差或一預定差以上。另一方面，若在於兩個資料週期期間維持邏輯高位準之後，輸出資料OUT_DATA進入下一資料週期，則下拉預先加強驅動器244操作，以控制資料輸出墊DQ之電壓位準並不自對應於邏輯高位準之正常電壓位準升高一預定差或一預定差以上。

當應用根據本發明之實施例的上文所描述之半導體積體電路時，甚至在重複發生輸出資料OUT_DATA在兩個或兩個以上資料週期期間具有相同邏輯位準的狀況時，亦可使資料輸出墊DQ之電壓位準變化最小化。

因此，有可能改良ISI(其中經由資料輸出墊DQ輸出之輸出資料OUT_DATA的抖動增大)。

因此，有可能充分確保經由資料輸出墊DQ輸出之資料OUT_DATA的tDV。

圖4為說明根據本發明之另一實施例之資料輸出電路的方塊圖。

參看圖4，根據本發明之實施例的資料輸出電路包括主要驅動單元410及420以及預先加強驅動單元430及440。此時，主要驅動單元410及420包括前置主要驅動器412及422、一上拉主要驅動器414及一下拉主要驅動器424，且前置主要驅動器412及422包括一上拉前置主要驅動器412及一下拉前置主要驅動器422。此外，預先加強驅動單元430及440包括一上拉預先加強驅動單元430及一下拉預先加強驅動單元440。上拉預先加強驅動單元430包括一第一邏輯位準偵測器432、一上拉預先加強資料產生器434及一上拉預先加強驅動器436，且下拉預先加強驅動單元440包括一第二邏輯位準偵測器442、一下拉預先加強資料產生器444及一下拉預先加強驅動器446。

圖5A為根據本發明之實施例的圖4之資料輸出電路之組件當中的第一邏輯位準偵測器及上拉預先加強資料產生器的詳細方塊圖。圖5B為根據本發明之實施例的圖4之資料輸出電路之組件當中的第二邏輯位準偵測器及下拉預先加強資料產生器的詳細方塊圖。

參看圖5A，根據本發明之第二實施例的第一邏輯位準偵測器432包括一第一資料延遲區段4322及一邏輯位準比較區段4324，且上拉預先加強資料產生器434包括一第二資料延遲區段4342及一上拉預先加強輸出區段4344。

參看圖5B，根據本發明之實施例的第二邏輯位準偵測器442包括一第三資料延遲區段4422及一第二邏輯位準比較區段4424，且下拉預先加強資料產生器444包括一第四資 料延遲區段4442及一下拉預先加強輸出區段4444。

參看圖4、圖5A及圖5B，根據本發明之實施例的資料輸出電路包括主要驅動單元410及420以及預先加強驅動單元430及440。主要驅動單元410及420經組態以將相繼施加之第一至第三輸出資料OUT_DATA[1：3]驅動至資料輸出墊DQ。預先加強驅動單元430及440經組態以：在第一輸出資料與第二輸出資料OUT_DATA[1：2]具有相同邏輯位準之狀況下，若第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ，則在與第一輸出資料及第二輸出資料OUT_DATA[1：2]之邏輯位準相反的驅動方向上驅動資料輸出墊DQ。

此處，主要驅動單元410及420之驅動性為預先加強驅動單元430及440之驅動性的N倍，其中N為大於二之整數。亦即，主要驅動單元410及420中的用於上拉驅動資料輸出墊DQ之驅動器MP1及用於下拉驅動資料輸出墊DQ之驅動器MN1的大小為預先加強驅動單元430及440中的用於上拉驅動資料輸出墊DQ之驅動器EP1及用於下拉驅動資料輸出墊DQ之驅動器EN1的大小的N倍。

預先加強驅動單元430及440包括上拉加強驅動單元430及下拉加強驅動單元440。上拉加強驅動單元430經組態以若第一輸出資料與第二輸出資料OUT_DATA[1：2]兩者處於邏輯低位準，則在一預設時間期間，自第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點開始將資料輸出墊DQ上拉驅動朝向邏輯高位準。下拉加強驅動單 元440經組態以若第一輸出資料與第二輸出資料OUT_DATA[1：2]兩者處於邏輯高位準，則在一預設時間期間，自第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點開始將資料輸出墊DQ下拉驅動朝向邏輯低位準。

此外，主要驅動單元410及420包括經組態以使第一至第三輸出資料OUT_DATA[1：3]反相且驅動第一至第三輸出資料OUT_DATA[1：3]的前置主要驅動器412及422。上拉主要驅動器414經組態以若自前置主要驅動器412及422輸出之資料PU_PMDATA及PD_PMDATA處於邏輯低位準，則將資料輸出墊DQ上拉驅動至邏輯高位準。下拉主要驅動器424經組態以若自前置主要驅動器412及422輸出之資料PU_PMDATA及PD_PMDATA處於邏輯高位準，則將資料輸出墊DQ下拉驅動至邏輯低位準。

上拉加強驅動單元430包括第一邏輯位準偵測器432、上拉預先加強資料產生器434及上拉加強驅動器436。第一邏輯位準偵測器432經組態以偵測第一輸出資料與第二輸出資料OUT_DATA[1：2]兩者變為邏輯低位準。上拉預先加強資料產生器434經組態以在第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ之時間點，產生上拉預先加強資料PU_PEDATA，上拉預先加強資料PU_PEDATA之啟動係回應於第一邏輯位準偵測器432之輸出信號DATAP而進行決定。上拉加強驅動器436經組態以在上拉預先加強資料PU_PEDATA經啟動之週期中將資料輸出墊DQ上拉驅動至 邏輯高位準。

此處，第一邏輯位準偵測器432包括第一資料延遲區段4322及第一邏輯位準比較區段4324。第一資料延遲區段4322經組態以將第一輸出資料OUT_DATA[1]延遲至第二輸出資料OUT_DATA[2]經驅動至資料輸出墊DQ的時間點。第一邏輯位準比較區段4324經組態以比較自第一輸出延遲區段4322輸出之經延遲之第一輸出資料DOUT_DATA[1]與第二輸出資料OUT_DATA[2]的邏輯位準，且產生在第一輸出資料及第二輸出資料OUT_DATA[1：2]之邏輯位準處於邏輯低位準之週期中具有邏輯低位準的輸出信號DATAP。

上拉預先加強資料產生器434包括第二資料延遲區段4342及上拉預先加強資料輸出區段4344。第二資料延遲區段4342經組態以將第一邏輯位準比較區段4324之輸出信號DATAP延遲至第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點。上拉預先加強資料輸出區段4344經組態以輸出上拉預先加強資料PU_PEDATA，在一預設時間期間，若第二資料延遲區段4342之輸出信號DDATAP處於邏輯低位準，則該上拉預先加強資料PU_PEDATA經啟動至邏輯低位準。

上拉加強驅動器436包括一PMOS電晶體EP1，PMOS電晶體EP1之源極耦接至外部電源供應電壓端子VDD且汲極耦接至資料輸出墊DQ，且PMOS電晶體EP1經組態以在施加至其閘極之上拉預先加強資料PU_PEDATA經啟動至邏輯低位準的週期中，將資料輸出墊DQ驅動至外部電源供 應電壓VDD，以便將資料輸出墊DQ驅動朝向邏輯高位準。

下拉加強驅動單元440包括第二邏輯位準偵測器442、下拉預先加強資料產生器444及下拉加強驅動器446。第二邏輯位準偵測器442經組態以偵測第一輸出資料與第二輸出資料OUT_DATA[1：2]兩者變為邏輯高位準。下拉預先加強資料產生器444經組態以在第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ之時間點，產生下拉預先加強資料PD_PEDATA，下拉預先加強資料PD_PEDATA之啟動係回應於第二邏輯位準偵測器442之輸出信號DATAN而進行決定。下拉加強驅動器446經組態以在下拉預先加強資料PD_PEDATA經啟動之週期中將資料輸出墊DQ驅動朝向邏輯低位準。

此處，第二邏輯位準偵測器442包括第三資料延遲區段4422及第二邏輯位準比較區段4424。第三資料延遲區段4422經組態以將第一輸出資料OUT_DATA[1]延遲至第二輸出資料OUT_DATA[2]經驅動至資料輸出墊DQ的時間點。第二邏輯位準比較區段4424經組態以比較自第三輸出延遲區段4422輸出之經延遲之第一輸出資料DOUT_DATA[1]與第二輸出資料OUT_DATA[2]的邏輯位準，且產生在第一輸出資料及第二輸出資料OUT_DATA[1：2]之邏輯位準處於邏輯高位準之週期中具有邏輯高位準的輸出信號DATAN。

上拉預先加強資料產生器444包括第四資料延遲區段4442及下拉預先加強資料輸出區段4444。第四資料延遲區 段4442經組態以將第二邏輯位準比較區段4424之輸出信號DATAN延遲至第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點。下拉預先加強資料輸出區段4444經組態以輸出下拉預先加強資料PD_PEDATA，在一預設時間期間，若第四資料延遲區段4442之輸出信號DDATAP處於邏輯高位準，則該下拉預先加強資料PD_PEDATA經啟動至邏輯高位準。

下拉加強驅動器446包括一NMOS電晶體NP1，NMOS電晶體NP1之汲極耦接至資料輸出墊DQ且源極耦接至外部接地電壓端子VSS。NMOS電晶體NP1經組態以在施加至其閘極之下拉預先加強資料PD_PEDATA經啟動至邏輯高位準的週期中，將資料輸出墊DQ驅動至外部接地電壓VSS，以便將資料輸出墊DQ驅動朝向邏輯低位準。

將基於上文所描述之組態參看圖6描述根據本發明之實施例之資料輸出電路的操作。

在圖6中，基於時脈信號CLK之週期經由六個步階來輸入輸出資料OUT_DATA。針對第一時間施加之輸出資料DATA_A具有邏輯高位準，針對第二時間及第三時間施加之輸出資料DATA_B及DATA_C具有邏輯低位準，針對第四時間及第五時間施加之輸出資料DATA_D及DATA_E具有邏輯高位準，且針對第六時間施加之輸出資料DATA_F具有邏輯低位準。

可根據施加六步階輸出資料DATA_A、DATA_B、DATA_C、DATA_D、DATA_E及DATA_F的次序不同地設 定第一至第三輸出資料OUT_DATA[1：3]。

舉例而言，當針對第一時間施加之輸出資料DATA_A對應於第一輸出資料OUT_DATA[1]時，針對第二時間及第三時間施加之輸出資料DATA_B及DATA_C變為第二輸出資料及第三輸出資料OUT_DATA[2：3]。

類似地，當針對第四時間施加之輸出資料DATA_D對應於第一輸出資料OUT_DATA[1]時，針對第五時間及第六時間施加之輸出資料DATA_E及DATA_F變為第二輸出資料及第三輸出資料OUT_DATA[2：3]。

若針對第一時間施加之輸出資料DATA_A具有邏輯高位準，則資料輸出墊DQ維持對應於邏輯高位準之正常電壓位準。

接著，針對第二時間及第三時間施加之輸出資料DATA_B及DATA_C維持邏輯低位準(1)。此時，對應於針對第二時間施加之輸出資料DATA_B的資料輸出墊DQ之電壓位準維持在對應於邏輯低位準之正常電壓位準，且對應於針對第三時間施加之輸出資料DATA_C的資料輸出墊DQ之電壓位準變得低於對應於邏輯低位準之正常電壓位準。

然而，當在輸出資料DATA_C之後施加的輸出資料DATA_D自邏輯低位準改變為邏輯高位準時，資料輸出墊DQ之電壓位準充分升高至對應於邏輯高位準之正常電壓位準(2)。

可如下來描述甚至在資料輸出墊DQ之電壓位準低於對應於邏輯低位準之正常電壓位準的狀態下資料輸出墊DQ 之電壓位準亦充分升高至對應於邏輯高位準之正常電壓位準的原因。

首先，第一邏輯位準偵測器432及第二邏輯位準偵測器442共同地偵測針對第二時間及第三時間施加之資料DATA_B及DATA_C(資料DATA_B及DATA_C對應於第一輸出資料及第二輸出資料OUT_DATA[1：2])是否具有相同邏輯位準。具體而言，第一邏輯位準偵測器432及第二邏輯位準偵測器442之第一資料延遲區段4322及第三資料延遲區段4422將對應於第一輸出資料OUT_DATA[1]之資料DATA_B延遲至對應於第二輸出資料OUT_DATA[2]之資料DATA_C經驅動至資料輸出墊DQ的時間點，且第一邏輯位準比較區段4324及第二邏輯位準比較區段4424比較資料之邏輯位準。此時，由於針對第二時間及第三時間施加之輸出資料DATA_B及DATA_C之邏輯位準在邏輯低位準下彼此相等，因此包括於第一邏輯位準偵測器432中之第一邏輯位準比較區段4324將輸出信號DATAP啟動至邏輯低位準，且包括於第二邏輯位準偵測器442中之第二邏輯位準比較區段4424將輸出資料DATAN在邏輯低位準下維持在撤銷啟動狀態。因此，上拉預先加強驅動單元430持續地執行後續操作，且下拉預先加強驅動單元440並不執行後續操作。

以此方式，包括於上拉預先加強資料產生器434中之第二資料延遲區段4342將藉由包括於上拉預先加強驅動單元430中之第一邏輯位準偵測器432之操作而啟動至邏輯低位 準的信號DATAP延遲至對應於第三輸出資料OUT_DATA[3]之輸出資料DATA_D經驅動至資料輸出墊DQ的時間點。隨後，上拉預先加強資料輸出區段4344輸出上拉預先加強資料PU_PEDATA，在一預設時間期間，若第二資料延遲區段4342之輸出信號DDATAP經啟動至邏輯低位準，則該上拉預先加強資料PU_PEDATA雙態觸發至邏輯低位準。

此時，第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ之週期對應於施加輸出資料DATA_D之時間點。在此時間點，資料輸出墊DQ之邏輯位準自邏輯低位準改變為邏輯高位準。

以此方式，若第一輸出資料及第二輸出資料OUT_DATA[1：2]維持邏輯低位準，則不僅第三輸出資料OUT_DATA[3]經由主要驅動單元410及420而驅動至資料輸出墊DQ，而且資料輸出墊DQ經由上拉預先加強驅動單元430而驅動至對應於邏輯高位準之外部電源供應位準。

因此，甚至在資料輸出墊DQ之電壓位準由於第一輸出資料與第二輸出資料OUT_DATA[1：2]兩者具有邏輯低位準而變得低於對應於邏輯低位準之正常電壓位準的狀態下，在具有邏輯高位準之第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點，資料輸出墊DQ之電壓位準亦可充分增大至對應於邏輯高位準之正常電壓位準。

此外，針對第四時間及第五時間施加之輸出資料DATA_D及DATA_E維持邏輯高位準(3)。此時，對應於針對第四時間施加之輸出資料DATA_D的資料輸出墊DQ之電 壓位準維持在對應於邏輯高位準之正常電壓位準，且對應於針對第五時間施加之輸出資料DATA_E的資料輸出墊DQ之電壓位準變得高於對應於邏輯高位準之正常電壓位準。

然而，當在輸出資料DATA_E之後施加的輸出資料DATA_F之邏輯位準自邏輯高位準改變為邏輯低位準時，資料輸出墊DQ之電壓位準充分下降至對應於邏輯低位準之正常電壓位準(4)。

可如下來描述甚至在資料輸出墊DQ之電壓位準高於對應於邏輯高位準之正常電壓位準的狀態下資料輸出墊DQ之電壓位準亦充分下降至對應於邏輯低位準之正常電壓位準的原因。

首先，第一邏輯位準偵測器432及第二邏輯位準偵測器442共同地偵測針對第四時間及第五時間施加之輸出資料DATA_D及DATA_E(資料DATA_D及DATA_E對應於第一輸出資料及第二輸出資料OUT_DATA[1：2])是否具有相同邏輯位準。具體而言，第一邏輯位準偵測器432及第二邏輯位準偵測器442之第一資料延遲區段4322及第三資料延遲區段4422將對應於第一輸出資料OUT_DATA[1]之輸出資料DATA_D延遲至對應於第二輸出資料OUT_DATA[2]之輸出資料DATA_E經驅動至資料輸出墊DQ的時間點，且第一邏輯位準比較區段4324及第二邏輯位準比較區段4424比較輸出資料之邏輯位準。此時，由於針對第四時間及第五時間施加之輸出資料DATA_D及DATA_E之邏輯位準在邏輯高位準下彼此相等，因此包括於第一邏輯位準偵測器432中之 第一邏輯位準比較區段4324將輸出信號DATAP在邏輯高位準下維持在撤銷啟動狀態，且包括於第二邏輯位準偵測器442中之第二邏輯位準比較區段4424將輸出資料DATAN啟動至邏輯高位準。因此，上拉預先加強驅動單元430並不執行後續操作，且下拉預先加強驅動單元440持續地執行後續操作。

以此方式，包括於下拉預先加強資料產生器444中之第四資料延遲區段4442將藉由包括於下拉預先加強驅動單元440中之第二邏輯位準偵測器442之操作而啟動至邏輯高位準的信號DATAN延遲至對應於第三輸出資料OUT_DATA[3]的針對第六時間施加之輸出資料DATA_F經驅動至資料輸出墊DQ的時間點。隨後，下拉預先加強資料輸出區段4444輸出下拉預先加強資料PD_PEDATA，在一預設時間期間，回應於在第四資料延遲區段4442之輸出信號DDATAN經啟動至邏輯高位準時，該下拉預先加強資料PD_PEDATA雙態觸發至邏輯低位準。

此時，第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ之週期對應於施加輸出資料DATA_F之時間點。在此時間點，資料輸出墊DQ之邏輯位準自邏輯高位準改變為邏輯低位準。

以此方式，若第一輸出資料及第二輸出資料OUT_DATA[1：2]維持邏輯高位準，則不僅第三輸出資料OUT_DATA[3]經由主要驅動單元410及420而驅動至資料輸出墊DQ，而且資料輸出墊DQ經由下拉預先加強驅動單元 440而驅動至對應於邏輯低位準之外部接地電壓位準。

因此，甚至在資料輸出墊DQ之電壓位準由於第一輸出資料與第二輸出資料OUT_DATA[1：2]兩者具有邏輯高位準而變得高於對應於邏輯高位準之正常電壓位準的狀態下，在具有邏輯低位準之第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點，資料輸出墊DQ之電壓位準亦可充分減小至對應於邏輯低位準之正常電壓位準。

僅供參考，由設計者先前決定上拉預先加強輸出區段4344及下拉預先加強輸出區段4444中用作參考時間的預設時間，以使得資料輸出墊DQ之電壓位準展現出最小變化。

此外，根據上文所描述之操作，在第一輸出資料及第二輸出資料OUT_DATA[1：2]具有相同邏輯位準之後，預先加強驅動單元430及440看似僅在第三輸出資料OUT_DATA[3]具有與第一輸出資料及第二輸出資料OUT_DATA[1：2]相反之邏輯位準的狀態下操作。

然而，甚至在第一至第三輸出資料OUT_DATA[1：3]維持相同邏輯位準時，根據本發明之實施例的預先加強驅動單元430及440亦操作以將第三輸出資料OUT_DATA[3]預先加強驅動至相反邏輯位準。

舉例而言，若在第一輸出資料及第二輸出資料OUT_DATA[1：2]處於邏輯低位準的狀態下，第三輸出資料OUT_DATA[3]處於邏輯低位準，則上拉預先加強驅動單元430操作以在第三輸出資料OUT_DATA[3]經驅動至資料輸 出墊DQ的時間點，將資料輸出墊DQ預先加強驅動朝向邏輯高位準。因此，當第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ時，電壓位準並不比第二輸出資料OUT_DATA[2]經驅動至資料輸出墊DQ時之情形下降得多。另一方面，當在第一輸出資料及第二輸出資料OUT_DATA[1：2]處於邏輯高位準的狀態下，第三輸出資料OUT_DATA[3]處於邏輯高位準時，下拉預先加強驅動單元440操作以在第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點，將資料輸出墊DQ預先加強驅動朝向邏輯低位準。因此，當第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ時，電壓位準並不比第二輸出資料OUT_DATA[2]經驅動至資料輸出墊DQ時之情形升高得多。

當應用上文所描述的用於將第一至第三輸出資料OUT_DATA[1：3]驅動至資料輸出墊DQ的資料輸出電路時，甚至在第一輸出資料及第二輸出資料OUT_DATA[1：2]具有相同邏輯位準時，在第三輸出資料OUT_DATA[3]經驅動至資料輸出墊DQ的時間點，亦可使資料輸出墊DQ之電壓位準變化最小化。

因此，有可能改良ISI(其中經由資料輸出墊DQ輸出之輸出資料OUT_DATA的抖動增大)。

因此，有可能充分確保經由資料輸出墊DQ輸出之資料OUT_DATA的tDV。

儘管已關於特定實施例描述本發明，但熟習此項技術者 將顯而易見，可在不脫離如在以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。

舉例而言，可取決於輸入信號之極性而不同地實施在上文所描述之實施例中被視為實例之邏輯閘及電晶體的位置及類型。

110‧‧‧上拉前置主要驅動器

120‧‧‧上拉主要驅動器

130‧‧‧下拉前置主要驅動器

140‧‧‧下拉主要驅動器

200‧‧‧主要驅動單元

201‧‧‧前置主要驅動器

202‧‧‧上拉主要驅動器

204‧‧‧下拉主要驅動器

220‧‧‧預先加強資料產生單元

222‧‧‧上拉預先加強資料產生器

224‧‧‧下拉預先加強資料產生器

240‧‧‧預先加強驅動單元

242‧‧‧上拉預先加強驅動器

244‧‧‧下拉預先加強驅動器

410‧‧‧主要驅動單元

412‧‧‧前置主要驅動器

414‧‧‧上拉主要驅動器

420‧‧‧主要驅動單元

422‧‧‧前置主要驅動器

424‧‧‧下拉主要驅動器

430‧‧‧預先加強驅動單元

432‧‧‧第一邏輯位準偵測器

434‧‧‧上拉預先加強資料產生器

436‧‧‧上拉預先加強驅動器

440‧‧‧預先加強驅動單元

442‧‧‧第二邏輯位準偵測器

444‧‧‧下拉預先加強資料產生器

446‧‧‧下拉預先加強驅動器

2012‧‧‧上拉前置主要驅動器

2014‧‧‧下拉前置主要驅動器

2222‧‧‧第一資料延遲區段

2224‧‧‧第一邏輯運算區段

2226‧‧‧第二資料延遲區段

2228‧‧‧上拉預先加強資料輸出區段

2242‧‧‧第三資料延遲區段

2244‧‧‧第二邏輯運算區段

2246‧‧‧第四資料延遲區段

2248‧‧‧下拉預先加強資料輸出區段

4322‧‧‧第一資料延遲區段

4324‧‧‧邏輯位準比較區段

4342‧‧‧第二資料延遲區段

4344‧‧‧上拉預先加強輸出區段

4422‧‧‧第三資料延遲區段

4424‧‧‧第二邏輯位準比較區段

4442‧‧‧第四資料延遲區段

4444‧‧‧下拉預先加強輸出區段

CLK‧‧‧時脈信號

DQ‧‧‧資料輸出墊

EP1‧‧‧驅動器/PMOS電晶體

EN1‧‧‧驅動器

INV1‧‧‧反相器

MN1‧‧‧驅動器

MP1‧‧‧驅動器

NOR1‧‧‧NOR閘

VDD‧‧‧外部電源供應電壓

VSS‧‧‧外部接地電壓/外部接地電壓端子

圖1A為說明一習知資料輸出電路之方塊圖。

圖1B為解釋圖1A中所說明之習知資料輸出電路之操作的時序圖。

圖2為說明根據本發明之第一實施例之資料輸出電路的方塊圖。

圖3A及圖3B為根據本發明之第一實施例的圖2之資料輸出電路之組件當中的上拉預先加強資料產生器及下拉預先加強資料產生器的詳細電路圖。

圖4為說明根據本發明之第二實施例之資料輸出電路的方塊圖。

圖5A為根據本發明之第二實施例的圖4之資料輸出電路之組件當中的第一邏輯位準偵測器、上拉預先加強資料產生器的詳細方塊圖。

圖5B為根據本發明之第二實施例的圖4之資料輸出電路之組件當中的第二邏輯位準偵測器及下拉預先加強資料產生器的詳細方塊圖。

圖6為解釋根據本發明之第一及第二實施例之資料輸出電路的操作的時序圖。

410‧‧‧主要驅動單元

412‧‧‧前置主要驅動器

414‧‧‧上拉主要驅動器

420‧‧‧主要驅動單元

422‧‧‧前置主要驅動器

424‧‧‧下拉主要驅動器

430‧‧‧預先加強驅動單元

432‧‧‧第一邏輯位準偵測器

434‧‧‧上拉預先加強資料產生器

436‧‧‧上拉預先加強驅動器

440‧‧‧預先加強驅動單元

442‧‧‧第二邏輯位準偵測器

444‧‧‧下拉預先加強資料產生器

446‧‧‧下拉預先加強驅動器

DQ‧‧‧資料輸出墊

EN1‧‧‧驅動器

EP1‧‧‧驅動器/PMOS電晶體

INV1‧‧‧反相器

MN1‧‧‧驅動器

MP1‧‧‧驅動器

VDD‧‧‧外部電源供應電壓

VSS‧‧‧外部接地電壓/外部接地電壓端子

Claims (18)

1. 一種半導體裝置，其包含：一主要驅動單元，其經組態以接收一輸出資料且將該所接收資料驅動至一資料輸出墊；一預先加強資料產生單元，其經組態以比較藉由將該輸出資料延遲一個資料週期而獲得之一經延遲資料與該輸出資料，將一比較結果延遲一個資料週期，及輸出一延遲比較結果作為預先加強資料；及一預先加強驅動單元，其經組態以接收該預先加強資料且將該所接收資料驅動至該資料輸出墊；其中當輸出資料維持在相同的邏輯位準處的該資料週期被維持於兩個或兩以上的資料週期時，該預先加強驅動單元就會操作。
2. 如請求項1之半導體裝置，其中該預先加強資料產生單元包含：一上拉預先加強資料產生器，其經組態以產生一上拉預先加強資料，若該經延遲資料與該輸出資料兩者處於一邏輯低位準，則該上拉預先加強資料被啟動至一邏輯低位準；及一下拉預先加強資料產生器，其經組態以產生一下拉預先加強資料，若在該經延遲資料與該輸出資料兩者處於一邏輯高位準，則該下拉預先加強資料被啟動至一邏輯高位準。
3. 如請求項1之半導體裝置，其中該主要驅動單元包含： 一前置主要驅動器，其經組態以使該輸出資料反相且驅動該輸出資料；一上拉主要驅動器，其經組態以在自該前置主要驅動器輸出之資料處於一邏輯低位準的情況下，將該資料輸出墊上拉驅動至一邏輯高位準；及一下拉主要驅動器，其經組態以：若自該前置主要驅動器輸出之該資料處於一邏輯高位準，則將該資料輸出墊下拉驅動至一邏輯低位準。
4. 如請求項3之半導體裝置，其中該預先加強驅動單元包含：一上拉預先加強驅動器，其經組態以在該上拉預先加強資料經啟動至一邏輯低位準的一週期中將該資料輸出墊上拉驅動至一邏輯高位準；及一下拉預先加強驅動器，其經組態以在該下拉預先加強資料經啟動至一邏輯高位準的一週期中將該資料輸出墊下拉驅動至一邏輯低位準。
5. 如請求項4之半導體裝置，其中該上拉預先加強資料產生器包含：一第一延遲區段，其經組態以將該輸出資料延遲一個資料週期且輸出該經延遲資料；一第一邏輯運算區段，其經組態以接收該經延遲資料及該輸出資料且對該所接收資料執行一OR運算；一第二資料延遲區段，其經組態以將該第一邏輯運算區段之一輸出信號延遲一個資料週期；及 一上拉預先加強資料輸出區段，其經組態以輸出該第二資料延遲區段之一輸出信號作為該上拉預先加強資料，在一預設時間期間，若該第二資料延遲區段之該輸出信號經啟動至一邏輯低位準，則該上拉預先加強資料雙態觸發至一邏輯低位準。
6. 如請求項4之半導體裝置，其中該下拉預先加強資料產生器包含：一第三資料延遲區段，其經組態以將該輸出資料延遲一個資料週期且輸出該經延遲資料；一第二邏輯區段，其經組態以接收該經延遲資料及該輸出資料且對該所接收資料執行一AND運算；一第四資料延遲區段，其經組態以將該第二邏輯區段之一輸出信號延遲一個資料週期；及一下拉預先加強資料輸出區段，其經組態以輸出該第四資料延遲區段之一輸出信號作為該下拉預先加強資料，在一預設時間期間，若該第四資料延遲區段之該輸出信號經啟動至一邏輯高位準，則該下拉預先加強資料雙態觸發至一邏輯高位準。
7. 一種半導體裝置，其包含：一主要驅動單元，其經組態以將相繼施加之第一至第三輸出資料驅動至一資料輸出墊；及一預先加強驅動單元，其經組態以若該第一輸出資料與該第二輸出資料具有相同邏輯位準，則回應於該第三輸出資料經驅動至該資料輸出墊的一操作，在與該第一 輸出資料及該第二輸出資料之邏輯位準相反的一驅動方向上驅動該資料輸出墊。
8. 如請求項7之半導體裝置，其中該主要驅動單元之驅動性為該預先加強驅動單元之驅動性的N倍，其中N為一大於二之整數。
9. 如請求項8之半導體裝置，其中該預先加強驅動單元包含：一上拉加強驅動單元，其經組態以：若該第一輸出資料與該第二輸出資料兩者處於一邏輯低位準，則在一預設時間期間，自該第三輸出資料經驅動至該資料輸出墊的一時間點，將該資料輸出墊上拉驅動朝向一邏輯高位準；及一下拉加強驅動單元，其經組態以：若該第一輸出資料與該第二輸出資料兩者處於一邏輯高位準，則在一預設時間期間，自該第三輸出資料經驅動至該資料輸出墊的一時間點，將該資料輸出墊下拉驅動朝向一邏輯低位準。
10. 如請求項9之半導體裝置，其中該主要驅動單元包含：一前置主要驅動器，其經組態以使該第一輸出資料至該第三輸出資料反相且驅動該第一輸出資料至該第三輸出資料；一上拉主要驅動器，其經組態以：若自該前置主要驅動器輸出之資料處於一邏輯低位準，則將該資料輸出墊上拉驅動至一邏輯高位準；及 一下拉主要驅動器，其經組態以：若自該前置主要驅動器輸出之該資料處於一邏輯高位準，則將該資料輸出墊下拉驅動至一邏輯低位準。
11. 如請求項9之半導體裝置，其中該上拉加強驅動單元包含：一第一邏輯位準偵測器，其經組態以偵測該第一輸出資料及該第二輸出資料之該等邏輯位準變為一邏輯低位準；一上拉預先加強資料產生器，其經組態以在該第三輸出資料經驅動至該資料輸出墊之一時間點，產生上拉預先加強資料，該上拉預先加強資料之啟動係回應於該第一邏輯位準偵測器之一輸出信號而進行決定；及一上拉加強驅動器，其經組態以在該上拉預先加強資料經啟動之一週期中將該資料輸出墊上拉驅動朝向一邏輯高位準。
12. 如請求項11之半導體裝置，其中該第一邏輯位準偵測器包含：一第一資料延遲區段，其經組態以將該第一輸出資料延遲至該第二輸出資料經驅動至該資料輸出墊的一時間點；及一第一邏輯位準比較區段，其經組態以比較自該第一資料延遲區段輸出的該經延遲之第一輸出資料與該第二輸出資料的邏輯位準，且產生在該第一輸出資料及該第二輸出資料之該等邏輯位準處於一邏輯低位準之一週期 中具有一邏輯低位準的一輸出信號。
13. 如請求項12之半導體裝置，其中該上拉預先加強資料產生器包含：一第二資料延遲區段，其經組態以將該第一邏輯位準比較區段之該輸出信號延遲至該第三輸出資料經驅動至該資料輸出墊的一時間點；及一上拉預先加強資料輸出區段，其經組態以輸出該上拉預先加強資料，在一預設時間期間，若在自該第二資料延遲區段輸出之一信號處於一邏輯低位準，則該上拉預先加強資料被啟動至一邏輯低位準。
14. 如請求項13之半導體裝置，其中該上拉加強驅動器包含一PMOS電晶體，該PMOS電晶體之一源極耦接至一外部電源供應電壓端子且一汲極耦接至該資料輸出墊，且該PMOS電晶體經組態以在施加至其一閘極之該上拉預先加強資料經啟動至一邏輯低位準的一週期中將該資料輸出墊驅動至外部電源供應電壓，以便將該資料輸出墊驅動朝向一邏輯高位準。
15. 如請求項11之半導體裝置，其中該下拉加強驅動單元包含：一第二邏輯位準偵測器，其經組態以偵測該第一輸出資料及該第二輸出資料之該等邏輯位準變為一邏輯高位準；一下拉預先加強資料產生器，其經組態以在該第三輸出資料經驅動至該資料輸出墊之一時間點，產生下拉預 先加強資料，該下拉預先加強資料之啟動係回應於該第二邏輯位準偵測器之一輸出信號而進行決定；及一下拉加強驅動器，其經組態以在該下拉預先加強資料經啟動之一週期中將該資料輸出墊下拉驅動朝向一邏輯低位準。
16. 如請求項15之半導體裝置，其中該第二邏輯位準偵測器包含：一第三資料延遲區段，其經組態以將該第一輸出資料延遲至該第二輸出資料經驅動至該資料輸出墊的一時間點；及一第二邏輯位準比較區段，其經組態以比較自該第三資料延遲區段輸出的該經延遲之第一輸出資料與該第二輸出資料的邏輯位準，且產生在該第一輸出資料及該第二輸出資料之該等邏輯位準處於一邏輯高位準之一週期中具有一邏輯高位準的一輸出信號。
17. 如請求項16之半導體裝置，其中該上拉預先加強資料產生器包含：一第四資料延遲區段，其經組態以將該第二邏輯位準比較區段之該輸出信號延遲至該第三輸出資料經驅動至該資料輸出墊的一時間點；及一下拉預先加強資料輸出區段，其經組態以輸出該下拉預先加強資料，在一預設時間期間，若在自該第四資料延遲區段輸出之一信號處於一邏輯高位準，則該下拉預先加強資料被啟動至一邏輯高位準。
18. 如請求項17之半導體裝置，其中該下拉加強驅動器包含一NMOS電晶體，該NMOS電晶體之一汲極耦接至該資料輸出墊且一源極耦接至一外部接地電壓端子，且該NMOS電晶體經組態以在施加至其一閘極之該下拉預先加強資料經啟動至一邏輯高位準的一週期中將該資料輸出墊驅動至外部接地電壓，以便將該資料輸出墊驅動朝向一邏輯低位準。