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TWI699972B - 用於時脈閘控之雙半鎖存器 - Google Patents

用於時脈閘控之雙半鎖存器 Download PDF

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TWI699972B
TWI699972B TW105108865A TW105108865A TWI699972B TW I699972 B TWI699972 B TW I699972B TW 105108865 A TW105108865 A TW 105108865A TW 105108865 A TW105108865 A TW 105108865A TW I699972 B TWI699972 B TW I699972B
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gate
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黃河
梅爾 喬許
哈 法
申真旭
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美商甲骨文國際公司
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Abstract

一種雙半鎖存器電路包含第一級，該第一級經耦合以在第二邏輯閘之輸入上接收局域輸入啟用信號且在第三邏輯閘之輸入上接收時脈信號之互補，且進一步包含第四邏輯閘，該第四邏輯閘經耦合以基於該局域輸入啟用信號及該時脈信號之該互補之狀態而產生中間啟用信號。第二級包含經耦合以接收該時脈信號之該互補之第五邏輯閘及經耦合以接收該中間啟用信號之第六邏輯閘，且經組態以產生輸出啟用信號。當該時脈信號係低時，該雙半鎖存器電路對該局域輸入啟用信號之狀態改變透通，且當該時脈信號係高時，該雙半鎖存器電路對該局域輸入啟用信號之狀態改變不透通。

Description

用於時脈閘控之雙半鎖存器
本發明係關於積體電路，且更特定言之係關於積體電路中之時脈閘控。
時脈閘控係通常在積體電路(IC)中用以達成動態省電之一技術。因為一些時脈功能電路在一IC之操作期間有時可變得閒置，所以可藉由抑制時脈信號提供至其而達成省電。因而，可達成動態省電，因為當一些電路不接收一時脈信號時IC中之總切換量經減小。
現今，在IC中實施各種時脈閘控電路。典型時脈閘控電路包含經耦合以接收一啟用信號及時脈信號(例如一「及」閘)之邏輯電路及用於產生啟用信號之電路。用於產生啟用信號之電路可(例如)在時脈信號在其作用中(例如高)狀態中時防止啟用信號改變狀態，其可不利地影響下游功能電路。用於此等時脈閘控電路之啟用產生電路接收時脈信號及其互補兩者，且亦可接收一或多個高位準啟用信號。此啟用產生電路可確保被提供至邏輯閘之啟用信號僅當時脈信號在其非作用中(例如低)狀態中時經切換。
揭示一種雙半鎖存器時脈閘控電路。在一實施例中，該電路包含經耦合以接收一時脈信號及一輸出啟用信號之一第一邏輯閘及一雙半鎖存器電路。該雙半鎖存器包含一第一鎖存器級，該第一鎖存器級 經耦合以在一第二邏輯閘之一輸入上接收一局域輸入啟用信號且在一第三邏輯閘之一輸入上接收該時脈信號之一互補，且進一步包含一第四邏輯閘，該第四邏輯閘經耦合以基於該局域輸入啟用信號及該時脈信號之該互補之狀態而產生一中間啟用信號。一第二鎖存器級包含經耦合以接收該時脈信號之該互補之一第五邏輯閘及經耦合以接收該中間啟用信號及該第五邏輯閘之一輸出之一第六邏輯閘，該第二鎖存器級經組態以產生該輸出啟用信號。該雙半鎖存器電路經組態以當該時脈信號係低時對該局域輸入啟用信號之狀態改變透通，且進一步經組態以當該時脈信號係高時對該局域輸入啟用信號之狀態改變不透通。
該雙半鎖存器電路經組態以基於僅接收該時脈信號之一相位(例如該時脈信號之該互補)而操作。此與其中一真實時脈信號及一互補時脈信號兩者均接收於用以產生一輸出啟用信號之一鎖存器電路中之實施例相反。
10:積體電路
12:時脈產生電路
14:時脈控制單元
18:功能電路
20:時脈閘控電路
22:雙半鎖存器電路
AND1:2輸入「及」閘
ce:輸出啟用信號
ce_:中間啟用信號
ce_2:輸出啟用信號之另一互補/輸出信號之互補
clk_:時脈信號之一互補/互補時脈信號
I1:反相器
I2:反相器
M1:電晶體
M2:電晶體
M3:電晶體
M4:電晶體
M5:電晶體
M6:電晶體
M7:電晶體
M9:電晶體
M11:電晶體
M12:電晶體
M14:電晶體
M16:電晶體
M17:電晶體
M19:電晶體
NAND1:第一「反及」閘/「反及」閘
NAND2:第二「反及」閘
OR1:「或」閘
OR2:「或」閘
Pce:局域輸入啟用信號/輸入啟用信號
pce_ov:全域輸入啟用信號/輸入啟用信號
閱讀下列詳細描述及參考現將如下描述之附圖之後將明白本發明之其他態樣。
圖1係具有一時脈樹之一IC之一實施例之一方塊圖。
圖2A係一時脈閘控電路之一實施例之一邏輯圖。
圖2B係一邏輯圖，其繪示使用於一時脈閘控電路中之一雙半鎖存器電路之一實施例。
圖3係一示意圖，其繪示一雙半鎖存器電路之一實施例之一電晶體級實施方案。
圖4係一流程圖，其繪示用於操作一雙半鎖存器電路之一方法之一實施例。
雖然本文中所揭示之標的易於以各種修改及替代形式呈現，但其之特定實施例藉由實例之方式在圖式中展示且將在本文中詳細描 述。然而，應瞭解該等圖式及其描述並非意欲限於所揭示之特定形式，恰相反，本發明旨在涵蓋落於如藉由隨附申請專利範圍所定義之本發明之精神及範疇內之全部修改、等效物及替代。本文中所使用之標題僅為組織目的且不意謂用以限制本描述之範疇。如貫穿本申請案所使用，措辭「可」係以一容許意義(即，意謂具有可能性以)而非以強制意義(即，意謂必須)使用。類似地，措辭「包含」意謂包含但不限於。
各種單元、電路或其他組件可經描述為「經組態以」執行一任務或若干任務。在此等背景下，「經組態以」係大體上意謂「具有電路」之結構之一廣義敘述，該電路在操作期間執行任務或若干任務。因而，即使在單元/電路/組件當前並不開啟時單元/電路/組件亦可經組態以執行任務。一般而言，形成對應於「經組態以」之結構之電路可包含硬體電路。類似地，各種單元/電路/組件為描述之方便起見可經描述為執行一任務或若干任務。此等描述應經解釋為包含片語「經組態以」。詳述經組態以執行一或多個任務之一單元/電路/組件並非清楚地意欲援引35 U.S.C.§ 112段落(f)解釋用於彼單元/電路/組件。
現轉至圖1，展示具有一時脈樹之一積體電路(IC)之一實施例之一方塊圖。注意，圖1中所展示之IC 10之實施例為圖解說明而經簡化，但不意欲為限制性。
在所展示之實施例中，IC 10包含複數個功能電路18，其等執行IC 10之各種預期功能。功能電路18之各者經耦合以接收一對應時脈信號。一時脈產生電路12經組態以經由一時脈樹11而將一時脈信號clk分佈至若干時脈閘控電路20之各者。該等時脈閘控電路之各者經耦合以將一對應時脈信號(即時脈信號clk0、clk1、clk2及clk3)輸出至一分別耦合之功能電路18。
在所展示之實施例中之時脈閘控電路20各自經組態以選擇性地使得該各別時脈信號能夠被提供至其對應耦合之功能電路18或可抑制該各別時脈信號被提供至其對應耦合之功能電路18。針對一各別時脈閘控電路20，可將該時脈信號提供至其對應耦合之功能電路18，各別時脈閘控電路20可接收兩個啟用信號之一者。時脈閘控電路20之各者經耦合以接收一局域啟用信號(即局域啟用信號pce0、pce1、pce2及pce3)，例如，用於第一時脈閘控電路20之pce0、用於一第二時脈閘控電路20之pce1等等。若提供至一給定時脈閘控電路20之一局域啟用信號經確證，則該時脈信號被提供至對應耦合之功能電路18。時脈閘控電路20之各者亦經耦合以接收一全域啟用信號，pce_ov。接著，該全域啟用信號經確證，時脈閘控電路20之各者經組態以將一時脈信號提供至其分別耦合之功能電路。針對時脈閘控電路20之任何一者，若其局域啟用信號或該全域啟用信號均不經確證，則抑制其對應時脈信號被提供至其分別耦合之功能電路18。
在所展示之實施例中，IC 10包含一時脈控制單元14。時脈控制單元14可控制經提供至該等時脈閘控電路之各者之該等局域啟用信號以及控制經提供至全部時脈閘控電路之該全域啟用信號。在一些實施例中，時脈閘控電路14可為一較大功率管理電路之部分，該較大功率管理電路可選擇性地啟用或停用時脈閘控電路20以控制IC 10之功率消耗或熱輸出。
圖2A係一時脈閘控電路20之一實施例之一邏輯圖。在所展示之實施例中，時脈閘控電路包含一2輸入「及」閘AND1、一反相器I1、及一雙半鎖存器電路22。AND1經耦合以在一輸入上接收該時脈信號且在其另一輸入上接收來自雙半鎖存器電路22之該時脈啟用信號。該雙半鎖存器電路經組態以經由反相器I1接收時脈信號之一互補clk_以及一局域輸入啟用信號pce及一全域輸入啟用信號pce_ov。該局域輸 入啟用信號對圖2A中所展示之時脈閘控電路20之特定例項係唯一的。該全域輸入啟用信號可被提供至若干不同時脈閘控電路。
當該時脈信號係低(且因此clk_係高)時，在所展示之實施例中之雙半鎖存器電路22經組態以對該等輸入啟用信號之狀態改變透通。當該時脈信號係高(且因此clk_係低)時，雙半鎖存器電路經組態以對該等輸入啟用信號之改變狀態不透通。
為使得時脈閘控電路20之一個別例項能夠傳遞該時脈信號clk及輸出時脈信號clk_out，輸出啟用信號ce經確證。此後，AND1之該輸出緊跟該時脈信號。如所提及，該雙半鎖存器當該時脈信號係低(clk_係高)時係透通的且當該時脈信號係高(clk_係低)時係不透通的。假設全域輸入啟用信號pce_ov經撤銷確證，則當該時脈信號係低(clk_係高)時該局域輸入啟用信號之確證導致輸出啟用信號ce之確證。若該全域輸入啟用信號經確證同時該時脈信號係高(clk_係低)，則該輸出啟用信號仍撤銷確證。然而，若該局域輸入啟用信號仍經確證直至在該時脈信號降低(clk_升高)之後，則該輸出啟用信號將回應於該時脈信號之狀態改變而經確證。若該局域輸入啟用信號之狀態自確證改變至撤銷確證同時該時脈信號係高(clk_係低)，則該輸出啟用信號將仍經確證。若該局域啟用信號當該時脈降低(clk_升高)時仍撤銷確證或當該時脈信號係低時變成撤銷確證，則該輸出啟用信號使狀態自確證改變至撤銷確證。
回應於對全域輸入啟用信號pce_ov之改變之雙半鎖存器22之此實施例之操作類似於上文關於局域輸入啟用信號pce而描述之操作。當該局域啟用信號經撤銷確證時，在此實施例中，雙半鎖存器22對該全域輸入啟用信號之狀態改變當該時脈信號係低(clk_係高)時透通且當該時脈信號係高(clk_係低)時不透通。
圖2B係繪示一雙半鎖存器電路22之一實施例之一邏輯圖。在所 展示之實施例中，雙半鎖存器電路22經組態以接收三個不同輸入信號：一局域輸入啟用信號pce、一全域輸入啟用信號pce_ov、及該時脈信號之一互補clk_。雙半鎖存器電路22經組態以產生一輸出啟用信號ce。
在所展示之實施例中，雙半鎖存器22可經劃分成兩個級。該第一級包含「或」閘OR1與OR2及「反及」閘NAND1。該第一級經組態以產生一中間啟用信號ce_。雙半鎖存器22之該第二級包含一第二「反及」閘NAND2以及一第三「或」閘OR3及反相器I2。雙半鎖存器22之該第二級經組態以基於該中間啟用信號、該時脈信號之該互補及輸出啟用信號之另一互補ce_2之狀態而產生該輸出啟用信號。
在所展示之實施例中，當輸入啟用信號pce及pce_ov之任一者(或兩者)係邏輯1時，OR1經組態以提供一邏輯1至NAND1之一第一輸入。當該互補時脈信號(clk_)係高或雙半鎖存器22之該輸出係一邏輯1時，OR2可提供一邏輯1至NAND1之另一輸入。當至NAND1之兩個輸入均係邏輯1時，中間啟用信號ce_係一邏輯0(或在此情況下係低)。當該中間啟用信號係一邏輯0時，雙半鎖存器22之該輸出係一邏輯1。
若當該互補時脈信號係低(且因此，該時脈係高)時OR1之該輸出自一邏輯1改變至一邏輯0，則自NAND2輸出之邏輯1可依然保持不變，至少直至該時脈信號再次轉變狀態為止。即使當OR1輸出一邏輯0時NAND1將輸出一邏輯1，OR3亦將輸出一邏輯0。此係歸因於clk_係低(或邏輯0)之事實，且輸出信號之互補ce_2歸因於輸出啟用信號ce之邏輯1而亦係一邏輯0。然而，當互補時脈信號轉變至一高狀態(假設OR1之輸出仍係一邏輯0)時，NAND2將歸因於在其輸入之兩者上具有邏輯1而使該輸出啟用信號之該狀態自一邏輯1改變至一邏輯0。
若當該互補時脈信號係低且該輸出啟用信號亦係一邏輯0時OR1之輸出自一邏輯0改變至一邏輯1，則NAND1之輸出可最初地仍係一 邏輯1。此時，OR3歸因於輸出信號之互補ce_2係一邏輯1(藉由在ce上之邏輯0)而亦輸出一邏輯1。因此，該輸出啟用信號仍係低的。假設OR1之輸出在該互補時脈信號自低轉變至高時仍係一邏輯1，則NAND1之輸出自一邏輯1改變至一邏輯0，因為在該互補時脈信號自低至高之轉變之後OR1及OR2兩者之輸出將為邏輯1。據此，中間啟用信號ce_降至一邏輯0，藉此致使NAND2致使該輸出啟用信號自一邏輯0轉變至一邏輯1。
一般而言，在所展示之實施例中，雙半鎖存器22當該互補時脈信號係低時阻擋該輸出啟用信號之轉變，且當該互補時脈信號係高時允許轉變發生。當該互補時脈信號係高時，該輸出啟用信號將相同於OR1之輸出，OR1接收該局域輸入啟用信號及該全域輸入啟用信號兩者。當該互補時脈信號係低時，該輸出啟用信號將對應於當該互補時脈信號自高轉變至低時自OR1輸出之邏輯值。至少下次該互補時脈信號係高的同時該輸入啟用信號之一者經確證為一邏輯1，此狀態將保持不變。
現轉至圖3，展示一示意圖，其繪示雙半鎖存器電路22之一實施例之一電晶體級實施方案。在所展示之實施例中，電晶體M1、M3、M4、M6、M12、M14、M17、及M19共同實施圖2B中所展示之邏輯圖之兩個「或」閘(OR1及OR2)及第一「反及」閘(NAND1)。電晶體M2、M5、M7、M9、M11、及M16實施第三「或」閘(OR3)及第二「反及」閘(NAND2)。
當pce及pce_ov兩者均係邏輯低時，電晶體M1及M12係在作用中，從而在ce_與Vdd(即汲極電壓)之間提供一上拉路徑。若pce係高的，則電晶體M6係在作用中，若pce_ov係高的，則電晶體M3在作用中。若clk_係高的，則ce_可通過M6及M14(若pce係高的)或通過M3及M14(若pce_ov係高的)或通過此等下拉路徑兩者(若pce及pce_ov兩 者係高的)而被拉低。當ce_經拉低時，M2經啟動，且ce被上拉朝向Vdd。
存在一第二上拉路徑以通過M4及M19而將ce_拉高。當clk_係低時，M19可經啟動，而當ce係低時M4係在作用中。一經啟動，此上拉路徑亦可仍在作用中直至clk_轉變高為止，即使pce或pce_ov亦轉變高。
可通過M17提供針對ce_之另一下拉路徑，M17可當ce係高時經啟動。若M3或M6係在作用中，則ce_可通過此下拉路徑而被拉低，即使clk_係低的。
可通過M5及M16提供針對ce之一第二上拉路徑。當clk_係低時，M5在作用中，而當ce係高時，M16在作用中，其致使ce_2(自I2輸出)係低的。因此，此電路可用作一保持器以當clk_係低時保持ce為高的，即使一或兩個pce及pce_ov在此時降低。
當ce_係低時，電晶體M7在作用中。若M11亦在作用中(回應於clk_係高的)或若M9在作用中(回應於ce係低的且因此ce_2係高的)，則可在ce與Vss(即源極電壓)之間提供一下拉路徑。
圖4係一流程圖，其繪示用於操作一雙半鎖存器電路之一方法之一實施例。可使用上文所討論之雙半鎖存器電路22之各種實施例來執行方法400。應注意，方法400並不一定描述根據本發明之一雙半鎖存器電路之每一種可行操作情況，而是代替地在此處提供以給出其功能性之一大概思路。此外，此處之邏輯位準(低及高)係例示性的，但不意欲將本發明限制於使用此等特定位準之操作(如圖式中所展示)。
方法400以一啟用信號自低切換至高開始(方塊405)。若該時脈係高(方塊410，是)，則阻擋輸出轉變，且該電路在一等待狀態中(方塊420)。然而，若該時脈信號係低的，或一旦該時脈信號降低(方塊410，否)，則該雙半鎖存器之該輸出自低切換至高(方塊415)。若該輸 出啟用信號在此時不再改變狀態(方塊425)，則該輸出之當前狀態保持不變(方塊430)。
最終，該輸入啟用信號再次改變狀態，例如在此實例中自高至低(方塊425，是)。若當此改變發生時該時脈係高的(方塊430，是)，則由該電路阻擋該輸出轉變(方塊435)。一旦該時脈不再高(方塊430，否)，則該雙半鎖存器之該輸出自高改變至低(方塊440)。此後，該當前輸出狀態保持不變，至少直至該輸入啟用信號之下一改變為止(方塊445)，且該方法返回至方塊405。
一旦完全理解上文揭示內容熟習此項技術者即將明白數種變化及修改。預期以下申請專利範圍經解釋以包含全部此等變化及修改。
20‧‧‧時脈閘控電路
22‧‧‧雙半鎖存器電路
AND1‧‧‧2輸入「及」閘
ce‧‧‧輸出啟用信號
clk_‧‧‧時脈信號之一互補/互補時脈信號
I1‧‧‧反相器
pce‧‧‧局域輸入啟用信號/輸入啟用信號
pce_ov‧‧‧全域輸入啟用信號/輸入啟用信號

Claims (19)

  1. 一種電路，其包括：一第一邏輯閘，其經耦合以接收一時脈信號及一輸出啟用信號；一雙半鎖存器電路，其包含：一第一鎖存器級，其經耦合以在一第二邏輯閘之一輸入上接收一局域輸入啟用信號且在一第三邏輯閘之一輸入上接收該時脈信號之一互補，其中該第一鎖存器級進一步包含一第四邏輯閘，其經耦合以基於該局域輸入啟用信號及該時脈信號之該互補之狀態而產生一中間啟用信號；及一第二鎖存器級，其包含經耦合以接收該時脈信號之該互補之一第五邏輯閘及經耦合以接收該中間啟用信號及該第五邏輯閘之一輸出之一第六邏輯閘，該第二鎖存器級經組態以產生該輸出啟用信號；其中該雙半鎖存器電路經組態以當該時脈信號係低時對該局域輸入啟用信號之狀態改變透通(transparent)，且進一步經組態以當該時脈信號係高時對該局域輸入啟用信號之狀態改變不透通(opaque)。
  2. 如請求項1之電路，其中該第二邏輯閘及該第三邏輯閘係「或」閘，其中該第二邏輯閘經耦合以接收該局域輸入啟用信號及一全域輸入啟用信號，且其中該第三邏輯閘經耦合以接收該時脈信號之該互補及該輸出啟用信號。
  3. 如請求項2之電路，其中該第四邏輯閘係一「反及」閘，其中該「反及」閘經組態以回應於該局域輸入啟用信號及該全域輸入啟用信號之至少一者係高的且該時脈信號之該互補及該輸出啟 用信號之至少一者係高的而將該中間啟用信號驅動為低。
  4. 如請求項1之電路，其中該第五邏輯閘係一「或」閘，其經耦合以接收該時脈信號之該互補及該輸出啟用信號之一互補。
  5. 如請求項4之電路，其中該第六邏輯閘係一「反及」閘，其經組態以當該中間啟用信號係高且該時脈信號之該互補或該輸出啟用信號之該互補之一者係高時將該輸出啟用信號驅動為低。
  6. 如請求項5之電路，其中該「反及」閘經組態以當該中間啟用信號係低或該第五邏輯閘之一輸出係低時將該輸出啟用信號驅動為高。
  7. 如請求項1之電路，其中該雙半鎖存器電路包含經耦合以接收該時脈信號之該互補之邏輯電路且包含經耦合以接收在其真實值之該時脈信號之非邏輯電路。
  8. 如請求項1之電路，其中該雙半鎖存器電路進一步經組態以接收一全域輸入啟用信號，其中該雙半鎖存器電路經組態以當該時脈信號之該互補係高時對該全域輸入啟用信號之該狀態之改變透通，無論該局域輸入啟用信號之一狀態。
  9. 如請求項8之電路，其中該雙半鎖存器電路經組態以當該時脈信號之該互補係低時對該局域輸入啟用信號或該全域輸入啟用信號之任一者之改變不透通。
  10. 一種用於操作一時脈閘控電路的方法，該方法包括：提供一真實時脈信號及一輸出啟用信號至一第一邏輯電路；在一雙半鎖存器電路處接收一局域輸入啟用信號及一互補時脈信號，該互補時脈信號係該真實時脈信號之一互補，其中不提供該真實時脈信號至該雙半鎖存器電路；使用該雙半鎖存器電路之一第一級來基於該互補時脈信號及該局域輸入啟用信號之各別狀態而產生一中間啟用信號之一狀 態；使用該雙半鎖存器電路之一第二級來基於該中間啟用信號及該互補時脈信號之各別狀態而產生該輸出啟用信號；當該互補時脈信號係高時基於該局域輸入啟用信號之一改變而改變該輸出啟用信號之一狀態；當該互補時脈信號係低時抑制該輸出啟用信號之一狀態改變；在該雙半鎖存器電路處接收一全域輸入啟用信號；及當該全域輸入啟用信號經確證且該互補時脈信號係高時確證該輸出啟用信號，無論該局域輸入啟用信號之一狀態。
  11. 如請求項10之方法，其進一步包括當該局域輸入啟用信號經確證且該互補時脈信號係高時確證該輸出啟用信號。
  12. 如請求項10之方法，其進一步包括：回應於該局域輸入啟用信號或該全域輸入啟用信號之一者之確證且當該互補時脈信號係高或該輸出啟用信號經確證時啟動該中間啟用信號。
  13. 如請求項12之方法，其進一步包括：回應於該中間啟用信號之啟動而確證該輸出啟用信號。
  14. 一種積體電路，其包括：複數個功能電路；一時脈分佈網路，其中該時脈分佈網路經組態以將一時脈信號分佈至複數個時脈閘控電路之各者，其中該複數個時脈閘控電路之各者耦合至該複數個功能電路之一對應者，其中該複數個時脈閘控電路之各者包含：一「及」閘，其經耦合以接收該時脈信號及一輸出啟用信號； 一雙半鎖存器電路，其經組態以提供該輸出啟用信號，該雙半鎖存器電路包含：一第一鎖存器級，其經耦合以在一第一「或」閘之一輸入處接收一局域輸入啟用信號且在一第二「或」閘之一輸入上接收該時脈信號之一互補，其中該第一鎖存器級進一步包含一第一「反及」閘，其經組態以基於該時脈信號之該互補及局域輸入啟用信號之各別狀態而產生一中間啟用信號；及一第二鎖存器級，其具有經耦合以接收該中間啟用信號及一第三「或」閘之一輸出之一第二「反及」閘；其中該雙半鎖存器電路經組態以當該時脈信號係低時對其分別接收之局域輸入啟用信號之狀態改變透通，且進一步經組態以當該時脈信號係高時對該局域輸入啟用信號之狀態改變不透通。
  15. 如請求項14之積體電路，其中該第一「或」閘進一步經耦合以接收一全域輸入啟用信號，且其中該第二「或」閘進一步經耦合以接收該輸出啟用信號。
  16. 如請求項15之積體電路，其中該第一「反及」閘經組態以回應於該局域啟用信號或該全域啟用信號之確證且該時脈信號之該互補或該輸出啟用信號係高的而將該中間啟用信號驅動為低。
  17. 如請求項14之積體電路，其中該第二「反及」閘經組態以回應於該中間啟用信號係低的或該第三「或」閘之一輸出係低的則確證該輸出啟用信號。
  18. 如請求項17之積體電路，其中該第二「反及」閘經組態以回應於該中間啟用信號及該第三「或」閘之輸出兩者皆係高的則對該輸出啟用信號撤銷確證(de-assert)。
  19. 如請求項14之積體電路，其中該雙半鎖存器電路包含用於該時脈信號之該互補之一輸入但是不包含用於該時脈信號之一輸入。
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