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TWI585971B - 形成多孔性低介電常數之結構之系統與方法 - Google Patents

形成多孔性低介電常數之結構之系統與方法 Download PDF

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TWI585971B
TWI585971B TW104137841A TW104137841A TWI585971B TW I585971 B TWI585971 B TW I585971B TW 104137841 A TW104137841 A TW 104137841A TW 104137841 A TW104137841 A TW 104137841A TW I585971 B TWI585971 B TW I585971B
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dielectric constant
barrier layer
dielectric
conductive
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林伯俊
陳海清
包天一
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台灣積體電路製造股份有限公司
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description

形成多孔性低介電常數之結構之系統與方法
本揭露係關於一種半導體結構，且特別係關於一種多孔性半導體結構。
半導體積體電路(IC)產業正經歷快速的成長。IC材料與設計方面的技術進展產導致不斷推出新一代的IC產品，且每一代IC的尺寸越來越小，電路則越來越複雜。然而，此等進展亦增加處理與製造IC的複雜性，為了實現此科技進展，在IC處理與製造的領域也需要相應的發展。在積體電路進化的過程中，功能密度(即，單位晶片面積中互連的元件數目)通常會變大，而其幾何尺寸(即，利用一製程可產生之最小構件(或線))則會變小。
在半導體製造的一環節中，可形成金屬溝槽。金屬溝槽可作為金屬線，以替一IC中的各種組件提供互相連接。以低介電常數介電材料隔開金屬溝槽。然而，習知的半導體製造技術並未提出具有足夠多孔性之低介電常數介電材料。這對習知半導體IC的效能帶來了負面的影響。
因此，雖習知IC中所用之低介電常數材料通常能夠滿足其所欲之目的，但此等材料並未滿足每種態樣的需求。
本揭露之一態樣係關於一種半導體裝置。該半導體裝置包括基板與設置於基板上方之複數導電性部件。導電性部件彼此以複數開口隔開。將介電材料設置於導電性部件上方且設置於導電性部件之間。該介電材料包括：設置於開口內的第一部分；以及設置於開口上方設置於導電性部件上方之第二部分。第一部分相較於第二部分實質上更為多孔性。
本揭露之另一態樣係關於一種半導體裝置。該半導體裝置包含基板及設置於基板上方之複數金屬部件。將低介電常數介電材料設置於此等金屬部件之間與之上。低介電常數介電材料包括設置於金屬部件之間的第一部分。第一部分有一第一介電常數。低介電常數介電材料包括設置於金屬部件上方的第二部分。第二部分有一第二介電常數。第一介電常數小於第二介電常數。第一介電常數及第二介電常數分別小於二氧化矽之介電常數。
本揭露之又一態樣係關於一種製造半導體裝置之方法。於基板上方形成複數導電性部件。導電性部件彼此以複數開口隔開。將阻障層形成於導電性部件上方。阻障層經形成以覆蓋開口之側壁。對阻障層施行處理製程。阻障層在施行處理製程後具有親水性。在施行處理製程後，將介電材料形成於阻障層上方。介電材料係用以填充開口，且含有複數致孔劑。
50‧‧‧半導體裝置
60‧‧‧基板
80‧‧‧蝕刻停止層
90‧‧‧導電層/導電性部件
100‧‧‧開口
110、340‧‧‧阻障層
130‧‧‧處理製程
200‧‧‧低介電常數介電材料
200A、200B‧‧‧部分
210‧‧‧致孔劑分子
300‧‧‧固化製程
310‧‧‧多孔部件
320‧‧‧通孔開口
360‧‧‧導電性通孔
400‧‧‧圖表
400A、400B‧‧‧區段
自後述詳述說明與附屬圖式，可最佳理解本揭露之各方面。須注意，依據產業之標準實施方式，各種構件並非依比例繪製。實際上，為了清楚討論，可任意增大或減小各種構件之尺寸。
圖1-5及圖9-12為根據本揭露一些實施例的一半導體裝置在不同製程階段之剖面示意圖。
圖6A-6B繪示根據本揭露一些實施例，用以形成低介 電常數介電材料之前驅物的第一成分與第二成分的化學式。
圖7繪示根據本揭露一些實施例之單體及由單體所組成之微胞。
圖8A-8B繪示根據本揭露一些實施例之界面活性劑型致孔劑的化學式，其能夠形成圖7之微胞。
圖13為根據本揭露一些實施例繪示低介電常數介電材料內之矽含量的變化之圖表。
圖14為根據本揭露一些實施例說明製造半導體裝置之方法的流程圖。
以下揭露之內容提供許多不同的實施例或範例，用於實施本案所提供之主題的不同特徵。元件與配置的特定範例之描述如下，以簡化本揭露。
當可想見，此等敘述僅為例示，其本意並非用於限制本揭露。舉例來說，在下文的描述中，在第二構件上或上方形成第一構件的敘述，可包含形成直接接觸之第一與第二構件的實施例，亦可包含在該第一與第二構件之間形成其他構件，因而該第一與第二構件並未直接接觸的實施例。此外，本揭示內容可能會在多個實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡化與清晰化之目的，且其本身不代表所討論的不同實施例及/或配置之間的關係。
再者，為了易於描述，可使用空間對應語詞，例如「之下」、「下方」、「低於」、「之上」、「上方」等類似語詞之簡單說明，以描述圖式中一元件或構件與另一元件或構件的關係。空間對應詞語係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置可被定位(旋轉90度或是其他位向)，並可相應解釋本申請案使用的空間對應描述。
隨著半導體製造技術不斷進化，已將低介電常數介電材料用於在積體電路(IC)中之導電性部件(例如金屬溝槽)之間提供提供隔離。一低介電常數介電材料可泛指介電常數小於二氧化矽介電常數(約3.9)者。換而言之，低介電常數介電材料之介電常數小於約3.9。一般而言，當介電材料之孔隙度增加時，介電材料會具有較佳的低介電常數特性，這是一種理想的性質。例如，多孔性較高的低介電常數結構可提供較佳的RxC效能。不幸的是，習知的半導體製造尚未提出具有足夠孔隙度之介電層結構。因此，下文所述之本揭露的多個實施例係關於具有孔隙度提高之低介電常數介電層結構，以及製造此等低介電常數介電層結構的方法。
圖1-5及圖9-12係根據本揭露一些實施例的一半導體裝置50在不同製程階段之剖面示意圖。半導體裝置50可包括積體電路(IC)晶片、系統單晶片(SoC)或其部分，且可包括各種被動與主動微電子裝置，例如電阻器、電容器、電感器、二極體、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極型接面電晶體(BJT)、側向擴散MOS(LDMOS)電晶體、高功率MOS電晶體或其他類型之電晶體。
參照圖2，半導體裝置50包括基板60。於一些實施例中，基板60為矽基板，其經過p-型摻雜物(例如硼)摻雜(例如p-型基板)。或者是，基板60可為其他適當的半導體材料。例如，基板60可為經過n-型摻雜物(例如磷或砷)摻雜之矽基板(n-型基板)。基板60可包括其他元素半導體，例如鍺與鑽石。基板60可非必要地包括化合物半導體及/或合金半導體。此外，基板60可包括磊晶層(epi層)，可經過應變以提升效能，且可包括絕緣層上覆矽(SOI)結構。
於一些實施例中，基板60實質上為導體或半導體。其電阻值可小於約103ohm-meter。於一些實施例中，基板60含有金屬、 金屬合金或結構式為MXa之金屬氮化物/硫化物/硒化物/氧化物/矽化物，其中M為一金屬，且X為N、S、Se、O或Si，且其中“a”之範圍介於約0.4至2.5之間。例如，基板60可含有Ti、Al、Co、Ru、TiN、WN2或TaN。
在某些其他實施例中，基板60含有介電材料，其介電常數的範圍介於約1至約40。在某些其他實施例中，基板60含有Si、金屬氧化物或金屬氮化物，其結構式為MXb，其中M為金屬或Si，且X為N或O，且其中“b”之範圍介於約0.4至約2.5。例如，基板60可含有SiO2、氮化矽、鋁氧化物、鉿氧化物或鑭氧化物。
當可理解，可在基板60中形成複數個汲極/源極，且可在基板60上形成複數個閘極。然而，為求簡潔，此處並未具體繪示此等汲極/源極或閘極。
之後可於於基板60上方設置蝕刻停止層80。可利用沉積製程形成蝕刻停止層80。於各實施例中，蝕刻停止層80可含有適當的導電性材料，例如金屬材料。
接著在蝕刻停止層80上方設置導電層90。可利用沉積製程形成導電層90。於各實施例中，導電層90可含有銅、鋁、鎢或其等之組合。施用導電層90與蝕刻停止層80兩者的材料組成以使導電層90與蝕刻停止層80之間有足夠的蝕刻選擇性。換而言之，導電層90與蝕刻停止層80具有實質上不同的蝕刻速率，以使導電層90可被蝕刻而未蝕刻蝕刻停止層80，或反之亦然。
此處參照圖2，於導電層90中形成複數個開口或凹槽100。利用蝕刻製程形成開口100，例如乾蝕刻製程或濕蝕刻製程。施用蝕刻劑以使其可蝕去導電層90且保持蝕刻停止層80絕大部分完整，此係因導電層90與蝕刻停止層80之間的高蝕刻選擇性。導電層90留存的部分可稱為導電性部件90。
接著參照圖3，在導電性部件90的上表面與側表面上方形成阻障層110(且其設置於蝕刻停止層80藉由開口100而暴露出之部分的上方)。可利用適當的沉積製程形成阻障層110，且其可含有介電材料，例如氮化矽或碳化矽等。
接著參照圖4，在形成了阻障層110之後，施行處理製程130以處理阻障層110。於一些實施例中，處理製程130包括電漿處理製程，其使用NH3、O2、He、Ar、N2O或CO2。於一些實施例中，處理製程130所用之流速範圍介於約500sccm(每分鐘標準毫升)至約2000sccm之間。於一些實施例中，處理製程130所用之製程溫度範圍介於約攝氏100度至約攝氏400度之間。於一些實施例中，處理製程130所用的製程壓力範圍介於約0.1Torr至約10Torrs之間。於一些實施例中，處理製程130所用之製程功率範圍介於約50瓦(Watts)至約1500瓦之間。於一些實施例中，處理製程130所用之製程時間範圍介於約2秒至約120秒之間。
處理製程130改變阻障層110之表面的疏水性。詳言之，在未經過處理製程130處理的情形下，阻障層110的表面可以算是疏水性表面。在經過處理製程130處理之後，阻障層110的表面變得親水化。實驗數據證實，上文所述之處理製程130的製程條件能夠將阻障層110表面的親水性質最佳化。例如，於一些實施例中，阻障層110的親水性表面之表面接觸角小於約93度，例如，其範圍介於約10度至約90度之間。阻障層110表面的親水性質有助於提升在後續製程中將形成於開口100內之低介電常數介電材料的孔隙度，下文將詳述之。
現在參照圖5，在阻障層110上方形成低介電常數介電材料200。所謂低介電常數材料係指介電常數小於二氧化矽之介電常數的介電材料。如圖5中所示，以低介電常數介電材料200填充開口100。於一些實施例中，利用旋塗介電層(SOD)塗覆製程以形成低 介電常數介電材料200。用於低介電常數介電材料200之聚合物基質的前驅物包括兩種成分：不含甲基矽(Si-Me)之第一成分以及含有Si-Me之第二成分。於一些實施例中，第一成份(不含Si-Me者)含有四乙氧基矽烷(TEOS)與四甲氧基矽烷(TMOS)。TEOS之化學式如下：
TMOS之化學式如下：
於一些實施例中，第二成分(含有Si-Me者)含有三乙氧甲基矽烷(MTES)及三甲氧甲基矽烷(MTMS)。MTES之化學式如下：
MTMS之化學式如下：
圖6A與6B亦繪示TEOS、TMOS、MTES與MTMS的化 學式。
根據本揭露的各方面，甲基成分(CH3或Me)可改變所獲得之低介電常數介電材料200的特性。舉例來說，前驅物中之Si-Me成分相關於(或影響)低介電常數介電材料200中所得之矽-碳(Si-C)區域。Si-Me成分亦可影響低介電常數介電材料200之疏水性。雖然形成低介電常數介電材料的現有技術並未探究前驅物之Si-Me成分，本揭露體認到藉由改變Si-Me成分來影響低介電常數介電材料200之特性有其優點，此將影響多孔性結構之形成，如下文所述。
於一些實施例中，可藉由改變前驅物中第二成分(含有Si-Me者)與第一成份(不含Si-Me者)之混合比例(從莫耳方面)，而控制Si-Me成分。根據本揭露之各方面，舉例來說，可將前驅物中第二成分與第一成份的混合比例設置為介於約0.1至約10之間。於一些實施例中，前驅物中第二成分與第一成份的混合比例可設置為約0.3至約3之間。可設置此等範圍以將低介電常數介電材料200的材料特性最佳化，以利在低介電常數介電材料位於開口100內之部分中形成多孔性結構。於一些實施例中，上文所述之混合比例範圍使得所獲得之Si-C面積大於約8.3。
回到圖5，低介電常數介電材料200含有複數致孔劑分子210。根據本揭露之各方面，致孔劑分子210包括可形成微胞的界面活性劑(亦稱為微胞模板(micelle template))，其為脂質分子且在水溶液中能將自我組裝為近似球體之構造。作為例示，圖7的概要圖式繪示根據本揭露一實施例之微胞與組成微胞之複數單體。
微胞含有疏水區域與親水區域。圖8A及8B繪示兩種能夠形成圖6之微胞模板之例示性界面活性劑型致孔劑的化學式。於圖8A中，界面活性劑型致孔劑係二嵌段共聚物，其具有親水成分與疏水成分。於一些實施例中，親水成分為聚乙烯氧化物(亦稱為 PEO)，而疏水成分為聚丙烯氧化物(稱為PPO)。在此實施例中，二嵌段共聚物之化學式如下(亦繪示於圖8A中)：
於圖8B中，界面活性劑型致孔劑係三嵌段共聚物，其具有第一親水成分、疏水成分、及第二親水成分。於一些實施例中，第一親水成分為PEO、疏水成分為PPO而第二親水成分亦為PEO。於此實施例中，三嵌段共聚物之化學式如下(亦繪示於圖8B中)：
無論採用何種實施例，當可理解，根據本揭露之實施例，位於微胞(如圖7所示)外表面或鄰近外表面(即，球體表面)之區域係親水性。
再次回到圖5，微胞外表面為親水性的事實有助於致孔劑210朝向開口100移動，特別因為阻障層110經處理的表面亦為親水性。換而言之，因為致孔劑210中之微胞具有親水的外表面，此等微胞會被吸引到經處理之阻障層110的親水表面。因此，位於低介電常數介電材料200內之致孔劑210會被「吸」入開口100內，且由於表面吸引力，會被「困」在開口100中。如上文所述，審慎地調整前驅物成分之Si-Me成分亦可有助於致孔劑往開口100內之移動。低介電常數材料200的疏水性能有效地將致孔劑210向下「推」入開口100中。
由實驗結果觀察到，若製程條件設置得當(如：1.處 理製程130使得阻障層110更為親水，以及2.用於基質前驅物成分的混合比例可達到所欲的Si-Me成分)，大多數的致孔劑210會實質上被「困」在開口100內。於一些實施例中，幾乎所有(如，超過99%)的大於特定尺寸之致孔劑210會被「困」在開口100內。未出現在開口100中的致孔劑尺寸明顯較小，以致於即使採用電子檢測機器(如，傅立葉轉換紅外線分光(FTIR)機器)皆無法觀察到。例如，開口100內之致孔劑210的直徑可能於數奈米之間，而內開口100外之致孔劑的直徑則僅有數埃，亦即兩者間總體的尺寸大小差了數百甚至上千倍。基於此一原因，且為求簡潔，圖式中並未特別繪示出位於開口100外之任何致孔劑。
接著參照圖9，對半導體裝置50進行固化製程300。可在高溫下進行固化製程300，且可包括紫外線(UV)處理或熱處理。在UV固化製程中，製程溫度可介於約攝氏350度至約攝氏450度之間，且製程時間可持續約3分鐘至約10分鐘。在熱固化製程中，製程溫度可介於約攝氏350度至約攝氏450度之間，且製程時間可持續約30分鐘至約120分鐘。
固化製程300將致孔劑210轉變為多孔部件310。例如，固化製程300可將致孔劑210內之微胞蒸發或以其他方式移除。因此，原本每一致孔劑210所在的位置形成了多孔性結構(即，空的或中空的空間)。多孔部件310使填充於開口100內之低介電常數介電層部分有更低的介電常數。此係因多孔部件內之空氣的介電常數約為1，此一數值小於低介電常數材料本身之介電常數。如此一來，由於多孔部件310的存在，降低填充於開口100內之部分低介電常數介電層的總介電常數。
接著參照圖10，在至少一些導電性部件90上形成一或多個通孔開口。例如，在其中一導電性部件90上形成一通孔開口 320。可利用蝕刻製程形成通孔開口320，例如濕蝕刻製程或乾蝕刻製程。於一些實施例中，通孔開口320可具有倒梯形之外型，以使其上方較寬而下方較窄。此一形狀有助於在後續製程中，將導電性材料填充至開口320內。
現在參照圖11，在通孔開口320內形成阻障層340。換而言之，阻障層340係形成於開口320之側壁表面(低介電常數介電材料200之側壁)上，並設置於阻障層110位於導電性部件90上之部分的上方。於一些實施例中，利用適當的沉積製程形成阻障層340。於一些實施例中，阻障層340及阻障層110具有相同的材料組成，且係利用類似的沉積製程形成。其後，將阻障層340及110位於通孔開口320下方之部分蝕去，而使得導電性部件90之一部分藉由通孔開口320而暴露。
現在參照圖12，在通孔開口320內形成導電性通孔360。可利用適當的沉積製程形成導電性通孔360。導電性通孔360可含有金屬材料，例如銅、鋁、鎢或其等之組合。當可理解，可將導電性通孔360與導電性部件90形成為一多層互連結構之一部分。例如，可將導電性部件90形成為互連結構之一特定互連層(如，金屬-0或金屬-1)，且導電性通孔360提供其下方之導電性部件90和位於互連結構之不同互連層中的其他部件(如，另一金屬線)之間的電性連接。
低介電常數介電材料200對各導電性部件90提供了電絕緣。可以在概念上將低介電常數介電材料200分為部分200A及200B，圖12中以虛線在概念上區分。當可理解，部分200A及200B沒有實際上的物理分隔，且此處所述之概念上的分隔僅用以幫助後續的討論。部分200A為填充開口100之低介電常數介電材料200的區段(segment)，而部分200B是低介電常數介電材料200位於開口100外(且位於部分200A上方)之區段。
如上文所述，由於開口內100之阻障層110的經處理表面之親水性質，以及致孔劑210之外表面的親水性質(如圖5所示)，位於低介電常數介電材料200內的致孔劑210聚集在低介電常數介電材料200之部分200A內。藉由審慎地配置前驅物中含Si-Me成分與不含Si-Me成分之比例，可使得低介電常數介電材料具備將致孔劑210向下推入部分200A中之特性。因此，在利用固化製程300將此等致孔劑210轉變為多孔部件310之後，低介電常數介電材料200之部分200A的孔隙度，實質上大於低介電常數介電材料200之部分200B的孔隙度。此係因部分200A中多孔部件310的濃度較高，而部分200B中之多孔部件尺寸顯著較小(如，兩者間直徑相差5-10倍)且數目顯著較少。基於此一原因且為求簡潔，此處並未特別在部分200B中繪示多孔部件。於一些實施例中，部分200A之多孔性為部分200B之至少1.3倍至3倍。例如，部分200A之孔隙度範圍介於約20%至約30%之間，而部分200B之孔隙度範圍介於約10%至約15%之間。
此外，由於多孔部件310所含絕大多數為空氣，而空氣的介電常數低(約為1)，因此低介電常數介電材料200之部分200A的介電常數實質上低於低介電常數介電材料200之部分200B的介電常數。於一些實施例中，部分200A之介電常數的範圍介於約1.3至約2.3之間，而部分200B之介電常數的範圍介於約2.3至約3.5之間。部分200A的介電常數值較低有其好處，因為部分200A是負責在導電性部件90之間提供電絕緣之部分。就此方面來看，使得低介電常數材料200的介電常數更低。除了其他方面，較低的介電常數可改善RxC效能。
想當然爾，由於低介電常數介電材料200之部分200A與200B之間的孔隙度及介電常數之差異，部分200A及200B之間的矽含量亦不相同。請見圖13，此圖係繪示一實驗樣本之矽含量的圖表。 圖式中有X軸與Y軸。X軸表示深度或距離(由底部開始測量)，而Y軸表示矽含量。圖13顯示了圖表400。圖表400表示低介電常數介電材料200之矽含量從開口100的上方(如，靠近通孔360之上表面)到下方並不相同。
由圖表400可以看出，低介電常數介電層之矽含量整體保持一致。圖表400之區段400A表示填充於開口100內之低介電常數介電材料(即部分200A)之矽含量，此部分矽含量低。這從另一種角度說明填充於開口100內之低介電常數介電材料200的部分200A之孔隙度較高。相反地，圖表400之區段400B表示低介電常數介電材料位於開口100之外的部分200B之矽含量，此部分矽含量高。這從另一種角度說明設置於導電性部件90上方之低介電常數介電材料200的部分200B之孔隙度較低。
圖14為根據本揭露之各方面施行一半導體製程之方法500的流程圖。
方法500包括步驟510：形成複數導電性部件於基板上方。導電性部件彼此以複數開口隔開。
方法500包括步驟520：形成一阻障層於導電性部件上方。阻障層經形成以覆蓋開口之側壁。
方法500包括步驟530：對阻障層施行處理製程。在處理製程之後，阻障層成為親水性。於一些實施例中，處理製程包括電漿製程，其使用NH3、O2、He、Ar、N2O或CO2。於一些實施例中，處理製程之施行係依照下述製程條件：流速範圍介於約500sccm(每分鐘標準毫升)至約2000sccm之間；製程溫度範圍介於約攝氏100度至約攝氏400度之間；製程壓力範圍介於約0.1Torr至約10Torrs之間；製程功率範圍介於約50瓦至約1500瓦之間；以及製程時間範圍介於約2秒至約120秒之間。
方法500包括步驟540：在施行處理製程之後，形成介電材料於阻障層上。介電材料可為低介電常數介電材料，其介電常數小於二氧化矽之介電常數。以介電材料來填充開口，且其含有複數致孔劑。於一些實施例中，步驟540之形成介電材料包括配置含甲基前驅物成分與無甲基前驅物成分之混合比例。於一些實施例中，施行介電材料之形成以使致孔劑聚集在開口內。
方法500包括步驟550：固化介電材料。在固化後，致孔劑成為多孔性。
當可理解，在上述方法500之步驟510-500之前、當中或之後可進行額外的製程，以完成半導體裝置之製造。例如，方法500可包括於至少一導電性部件上形成通孔開口之步驟，以及於通孔開口中形成導電性通孔之步驟。為求簡潔，此處並未詳述此等額外的製程步驟。
由上文的討論可以看出，本揭露相較於習知的低介電常數介電材料製程之方法與元件提供了諸多優點。然而，當可理解，其他實施例可能提供額外的優點，且此處不見得敘述所有的優點，且非所有實施例都必須實現一特定優點。本揭露的一優點在於，所述的低介電常數材料由於具備較高的孔隙度，提供較佳的效能。如上文所述，阻障層之表面處理使其更為親水，而能夠吸引致孔劑(亦具有親水性外表面)移動至用以隔開導電性部件之開口100中。藉由審慎地配置基質前驅物成分之混合比例，亦可使所得材料具備可助於將致孔劑向下推入開口中之特性。因此，在將低介電常數介電材料內之致孔劑轉變為多孔性結構的固化製程之後，低介電常數介電材料填充於開口中之部分相較於位於開口外之低介電常數介電材料的部分具有實質上較大的孔隙度。較大的孔隙度對應於一較低的介電常數。由於開口內之低介電常數介電材料的部分提供了導電性部件之間的電絕緣，較 低的介電常數有其優點，例如其能夠改善RxC效能。
本揭露的另一項優點在於不需大幅改變既有的製造方法。因此，其不會顯著增加製造成本或不會增加製造成本。
以上內容概述若干實施例的特徵，因而所屬技術領域中通常知識者可更為理解本揭露之各方面。所屬技術領域中具有通常知識者應理解可輕易使用本揭露作為基礎，用於設計或修改其他製程與結構而與本文所述之實施例具有相同目的及/或達到相同優點。所屬技術領域中具有通常知識者亦應理解此均等架構並未悖離本揭露之精神與範圍，且在不悖離本揭露之精神與範圍的情況下，所屬技術領域中具有通常知識者可進行各種變化、取代與替換。

Claims (10)

  1. 一種半導體裝置，包含：一基板；複數導電性部件，設置於該基板上方，其中該複數導電性部件彼此以複數開口隔開；以及一介電材料，設置於該複數導電性部件上方且設置於該複數導電性部件之間，其中該介電材料包括：一第一部分，設置於該複數開口內；以及一第二部分，設置於該複數開口上方且設置於該複數導電性部件上方；其中該第一部分相較於該第二部分實質上更為多孔性。
  2. 如請求項1所述之半導體裝置，其中該介電材料之該第一部分相較於該介電材料之該第二部分具有實質上較低的介電常數。
  3. 如請求項1所述之半導體裝置，其中：該介電材料包含複數多孔性結構；且設置於該介電材料之該第一部分中的該複數多孔性結構之尺寸，實質上大於設置於該介電材料之該第二部分中的該複數多孔性結構之尺寸。
  4. 如請求項1所述之半導體裝置，更包含一阻障層，其係設置於該複數導電性部件與該介電材料之間，其中該阻障層之表面具有親水特性。
  5. 如請求項1所述之半導體裝置，其中該複數導電性部件為一互連結構之金屬線。
  6. 如請求項1所述之半導體裝置，更包含一或多個導電性通孔，其係設置於該複數導電性部件中之至少一些的上方。
  7. 如請求項1所述之半導體裝置，其中該介電材料之介電常數小於二氧化矽之介電常數。
  8. 一種半導體裝置，包含：一基板；複數金屬部件，設置於該基板上方；以及一低介電常數介電材料，設置於該複數金屬部件之間且設置於該複數金屬部件上方，其中該低介電常數介電材料包括：一第一部分，設置於該複數金屬部件之間，該第一部分具有一第一介電常數；以及一第二部分，設置於該複數金屬部件上方，該第二部分具有一第二介電常數；其中：該第一介電常數小於該第二介電常數；且該第一介電常數與該第二介電常數分別小於二氧化矽之介電常數。
  9. 一種製造一半導體裝置之方法，包含：形成複數導電性部件於一基板上方，其中該複數導電性部件彼此以複數開口隔開； 形成一阻障層於該複數導電性部件上方，其中該阻障層經形成以覆蓋該複數開口之側壁；對該阻障層施行一處理製程，其中該阻障層在施行該處理製程後成為親水性；以及在施行該處理製程後，形成一介電材料於該阻障層上方，其中該介電材料填充該複數開口且含有複數致孔劑。
  10. 如請求項9所述之方法，其中該形成該介電材料包含設定一含甲基前驅物成分與一無甲基前驅物成分之一混合比例。
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