TWI585871B - 具有堆疊選擇之積體電路封裝系統及其製造方法 - Google Patents

Description

具有堆疊選擇之積體電路封裝系統及其製造方法

本發明大體上係關於一種積體電路封裝系統，且尤係關於一種用於包括其翹曲控制之層疊封裝堆疊(package-on-package stacking)之系統。

電腦產業之重要且不變的目標包括增進效能、降低成本、增加元件微型化以及對於積體電路(“IC”)有更大的封裝密度。隨著新世代IC產品的發表，所需組裝的IC裝置之數量會由於技術的提升而趨向於減少。同時，這些IC產品的功能增加。例如，對於每一IC產品世代，與先前世代相同功能下平均而言大概減少10%的元件需求。

半導體封裝件結構持續變得更薄且甚至更微型化。此導致在半導體封裝件的元件密度增加以及使用該封裝件的IC產品之尺寸減小。回應於電子設備設計者和製造商對持續縮減尺寸、厚度及成本、以及效能持續改善的需求不斷地增加，因而會有這些發展趨勢。

對微型化的要求逐漸增加是特別地值得注意的，例如，在可攜式資訊和通訊裝置中，像是行動電話、免持行動電話耳機、個人數位助理(“PDA”)、攝錄影機、筆記型個人電腦等等。這些裝置全部持續被製造得更小且更薄以改進其可攜性。因此，被併入這些裝置的大型積體電路(large-scale integration，LSI)封裝件，以及安放和保護這些封裝件的封裝件組構，必須也被製造得較小且較薄。

許多傳統半導體晶片或晶粒封裝件是以樹脂(像是環氧樹脂模製化合物(epoxy molding compound))將半導體晶粒模製於封裝件內的類型。該封裝件具有引線框架(leadframe)，其外側引線係由封裝件本體凸出以在晶片和外部裝置之間提供訊號傳送的路徑。其他的傳統封裝件組構具有直接形成於封裝件之表面上的接觸端子或墊片。

在IC封裝中，除了元件尺寸縮減外，儘管元件的數量減少，表面黏著技術(surface mount technology，SMT)還是表現出在單一基板(像是印刷電路板(printed circuit board，PCB))上之半導體晶片密度的增加。SMT係一種用於將已封裝晶片連接至基板之方法。由於SMT，所以基板中並不需要有通孔(through-holes)。取而代之的是，封裝件引線是直接焊接至該基板表面。這會導致更小型化的設計及形狀因數(form factor)，且在IC密度和效能上有顯著的增加。然而，儘管在尺寸上有幾次降低，IC密度還是持續受限於用於將晶片安裝在基板上之可得的空間或“有效面積(real estate)”。

一種進一步增加IC密度的方法係垂直地堆疊半導體晶片。多個堆疊晶片可以此方法利用印刷電路板或其他基板上的極小表面面積或“底面積(footprint)”而結合成單一封裝件。這種垂直地堆疊IC元件的策略事實上能延伸到將整個封裝件彼此堆疊。隨著半導體產業持續要求具較低成本、較高效能、增加微型化、及較大封裝密度之半導體裝置，此種層疊封裝(package-on-package，POP)組構持續變得逐漸普及。故預期PoP技術的持續實質改進將滿足這些需求。

可惜，目前PoP堆疊技術之限制會防礙到現有晶粒和封裝件組構的備便結合(ready incorporation)及使用。由於在溫度改變下移動封裝件，可能會降低該封裝件之有效可靠性。封裝件基板的移動或翹曲可能使基底基板上曝露的晶粒損害或基板間的互連斷裂。

例如，在先前之PoP組構中，該基底封裝件在頂面具有焊接墊片，以允許表面安裝頂部封裝件或第二封裝件。為了成功地且有效地安裝該頂部封裝件在該基底封裝件上，在封裝件之間必須有足夠的間隙(clearance)或“頂部空間(headroom)”以在該基底封裝件的頂部容納像是晶粒或模蓋(mold cap)之結構。然而，通常由於成本和效率考量，連接該頂部封裝件和該基底封裝件之唯一實體結構為兩者之間的電子介面。此電子介面通常係為在該頂部封裝件之底部上的焊錫球矩陣，其對準該基底封裝件之頂部的焊接墊片。

使用此種焊錫球矩陣的先前技術通常僅能負擔由焊錫球之標稱高度(nominal height)所提供的小空間或間距(stand-off)。這會限制該基底封裝件之頂部上的基底封裝件元件(例如一個或多個半導體晶粒)的可用高度。因為整合的主要目的是縮小封裝件的尺寸，所以間隙的大小係保持在最小值。

基底封裝件和頂部封裝件之間空間受限的問題增加PoP的臨界尺寸(critical dimensions)和製造困難。在該基底封裝件上的積體電路晶粒，如果曝露的話，可能因不同的熱膨脹速率和剛性(rigidity)所造成之該兩個封裝件之移動而危害整段期間或之後的裝配。

因此，在依舊保有較小、較薄、較輕、較不昂貴積體電路PoP系統的需求之時，對於PoP系統還有更重要的需求，即簡化裝配製程並協助解決可能損害基底封裝件之積體電路晶粒的翹曲問題。鑑於持續增加的商業競爭壓力，伴隨著消費者期待的成長與在市場中有意義的產品差異性的機會減少，找到這些問題的解決方案是關鍵的。此外，降低成本、增進效率與效能、及符合競爭壓力的需求對於找到這些問題的答案的關鍵必要性而言，更大大地增添其急迫性。

已經尋求這些問題的解決方案許久，但是先前的發展並未教示或建議任何解決方案，而因此這些問題的答案已經長期困擾本發明所屬技術領域中具有通常知識者。

本發明提供一種積體電路封裝系統之製造方法，包括：製造具有元件側和系統側之基底封裝件基板；耦接第一積體電路晶粒於該元件側上；在該元件側上耦接堆疊互連件於該第一積體電路晶粒周圍；形成封裝件本體於該元件側、該第一積體電路晶粒、及該堆疊互連件上；形成不水平的嵌入凹部穿透該封裝件本體且位於該堆疊互連件上；以及於該封裝件本體中形成凹槽鄰接該不水平的嵌入 凹部，以用於降低封裝件翹曲應力。

本發明提供一種積體電路封裝系統，包括：基底封裝件基板，係具有元件側和系統側；第一積體電路晶粒，係耦接於該元件側上；堆疊互連件，係位於該元件側上耦接於該第一積體電路晶粒周圍；封裝件本體，係形成於該元件側、該第一積體電路晶粒、及該堆疊互連件上；不水平的嵌入凹部，係穿透該封裝件本體且位於該堆疊互連件上；以及凹槽，係位於該封裝件本體中，鄰接該不水平的嵌入凹部，以用於降低封裝件翹曲應力。

除了上述或代替上述提及者，本發明的一些實施例還具有其他步驟或元件。該等步驟或元件對於本發明所屬技術領域中具有通常知識者而言，在閱讀下列實施方式並參照所附圖式後將變得顯而易見。

為了使本發明所屬技術領域中具有通常知識者能夠製造與使用本發明，下列實施例是以充分的細節來描述。應了解，基於本揭露內容，其他實施例將是顯而易見的，且在不背離本發明的範圍下，可進行系統、製程、或機構的改變。

在下列描述中將提供許多具體細節，以徹底了解本發明。然而，應明白，也可不需這些具體細節來實施本發明。為了避免模糊本發明，將不詳細揭露一些習知的電路、系統組構、與製程步驟。

顯示系統實施例的圖式是部份圖解而非按照比例，特別是一些尺寸為了清楚表示而在圖式中誇大顯示。同樣地，雖然圖式中的圖樣為了描述方便而一般顯示為相似的方向，但是圖式中的表示大部分是沒有限定的。一般來說，本發明可在任意方向上操作。

為了清楚與簡化說明、描述、與其理解，所揭露與描述的多個實施例具有一些共同的特徵，彼此相同與相似的特徵通常將以相同的元件符號來描述。

為了說明的目的，在此使用的用語「水平的(horizontal)」是定義成平行於積體電路晶粒的平面或表面的平面，而不論其方向。用語「垂直的(vertical)」是關於垂直於剛才定義的該水平的方向。例如「上方(above)」、「下方(below)」、「底部(bottom)」、「頂部(top)」、「側邊(side)」(如「側壁(sidewall)」)、「較高(higher)」、「較低(lower)」、「上面的(upper)」、「在…上方(over)」、與「在…之下(under)」的用語是相對於圖式中所顯示的水平面來定義，用語「在…上(on)」是在兩元件之間直接接觸但無中介材料的意思。

在此使用的用語「加工(processing)」包含形成所述結構所需的材料或光阻的沉積、圖案化(patterning)、曝光(exposure)、顯影(development)、蝕刻、雷射剝蝕(laser ablation)、清潔、及/或該材料或光阻的移除。

請參照第1圖，其係顯示本發明之第一實施例中沿著第2圖的線1--1之具堆疊能力的積體電路封裝系統100之剖視圖。該積體電路封裝系統100之剖視圖係描述具有系統側104和元件側106的基底封裝件基板102。

於該元件側106上的元件墊片108可透過內部電路112(例如交線(trace)、介層(via)或其組合)耦接至該系統側104上的系統墊片110。第一積體電路晶粒114(例如倒裝晶片晶粒(a flip chip die))可透過晶片互連件116耦接至該元件墊片。

黏著材料118(例如底膠填充材料)可鋪設於該第一積體電路晶粒114與該元件側106之間。該黏著材料118完全地包覆該晶片互連件116及該第一積體電路晶粒114之主動面(active side)。

封裝件本體120可透過環氧樹脂模製化合物的注入模製(injection molding)而形成，以覆蓋該基底封裝件基板102之該元件側106及該第一積體電路晶粒114。凹槽122(例如應力消除凹槽)可鄰接該第一積體電路晶粒114而形成。該凹槽122可穿透該封裝件本體120至該第一積體電路晶粒114之表面(例如非主動表面)下方的一深度。

已發現到，該基底封裝件基板102上的該封裝件本體120之形成可能使該基底封裝件基板102變形或翹曲。該基底封裝件基板102的這種變形可能使該第一積體電路晶粒114和該元件側106之間的該晶片互連件116受到壓迫或斷裂。

為了抵銷固化該封裝件本體120之環氧樹脂模製化合物所引發之應力力量(stress force)，該凹槽122可於該第一積體電路晶粒114和垂直嵌入凹部126之陣列124之間的該封裝件本體120內形成，該垂直嵌入凹部126係可在該封裝件本體120內透過雷射剝蝕(laser ablation)製程、蝕刻製程、或其他模製移除製程形成。此製程可從每一個該垂直嵌入凹部126，其可為具有傾斜不水平側壁的不水平嵌入凹部，之側壁上的熔化形跡來識別。

堆疊互連件128(例如焊錫球)可於該封裝件本體120形成前在該基底封裝件基板102之元件側106上形成。該堆疊互連件128(透過該垂直嵌入凹部126而被曝露)係在該第一積體電路晶粒114、形成於該系統墊片110上之系統互連件130、其他該堆疊互連件128或其組合之間形成電性連接。

已發現到，本發明係提供具有封裝件堆疊能力之積體電路封裝系統100。該封裝件本體120之垂直嵌入凹部126內的該堆疊互連件128提供用於封裝件堆疊的高密度電性連接。由於該封裝件本體120作為該堆疊互連件128間的阻障(barrier)，所以在垂直嵌入凹部126內之該堆疊互連件128也會縮減彎曲區域(keep out zone)，而該彎曲區域的減少允許該堆疊互連件128的密度進一步增加以用於可靠地堆疊高I/O數目的積體電路裝置(未圖示)。

還可發現到，本發明提供具可靠度較高且產量較高的該積體電路封裝系統100。具有該凹槽122和該垂直嵌入凹部126的該封裝件本體120降低翹曲和機械損害而改善表面黏著技術良率。翹曲的減少也同時改善該積體電路封裝系統100的可靠度。

請參照第2圖，其係顯示第1圖之該積體電路封裝系 統100之俯視圖。該積體電路封裝系統100之俯視圖描述該封裝件本體120具有位於該積體電路封裝系統100之頂面周圍之該垂直嵌入凹部126的陣列124。

該垂直嵌入凹部126之該陣列124可透過雷射剝離製程精確地定位。可精確地設定壁厚度202以供增加可用的該堆疊互連件128之數量。熔化面積204可存在於該堆疊互連件128之開口周圍。該熔化面積204可透過形成該垂直嵌入凹部126之製程而產生。

位於該垂直嵌入凹部126之該陣列124內部，該凹槽122也可透過雷射剝離製程而形成，以包括顯示熔化形跡之垂直或傾斜側壁。該凹槽122連續地圍繞該封裝件本體120的頂部表面的中心區域。該凹槽122的實際位置和尺寸由於該基底封裝件基板102和該第一積體電路晶粒114之不同結合而有所不同。該垂直嵌入凹部126之數量和位置也可影響該凹槽122的位置和深度。

已發現到，該垂直嵌入凹部126之數量增加並不會減少該凹槽122降低該基底封裝件基板102的翹曲的能力。也可理解到，該凹槽122更進一步可降低與該封裝件本體120之形成和固化相關聯的應力。

請參照第3圖，其係顯示於凸面翹曲狀態時具封裝件堆疊能力的積體電路封裝系統300之剖視圖。該積體電路封裝系統300之剖視圖係描述該基底封裝件基板102具有該第一積體電路晶粒114透過該晶片互連件116而接附於該元件側106。於凸面翹曲狀態時，該黏著材料118可施加額外應力至該第一積體電路晶粒114。

具該垂直嵌入凹部126之該堆疊互連件128的數量和位置可能不足以防止該基底封裝件基板102和該封裝件本體120的凸面變形。對該第一積體電路晶粒114和該晶片互連件116所產生的應力可能不但造成斷裂損害及元件失效，而且也會與可能堆疊的封裝件(未圖示)產生錯位。

在該積體電路封裝系統300的凸面翹曲狀態可能具有變形高度302，該變形高度302為該積體電路封裝系統300之厚度0至15%的範圍。造成該變形之應力可能於操作溫度中輕微地產生或者增加，且最後造成該積體電路封裝系統300的失效。

請參照第4圖，其係顯示於第一應力消除狀態時具封裝件堆疊能力的積體電路封裝系統400之剖視圖。該積體電路封裝系統400之剖視圖係描述該基底封裝件基板102具有該第一積體電路晶粒114透過該晶片互連件116而接附於該元件側106。

相較於該積體電路封裝系統300，藉由該封裝件本體120中增添該凹槽122以降低該變形高度302。設置該凹槽122鄰接該第一積體電路晶粒114以便提供局部的應力消除。該凹槽122的位置和深度可依據該變形高度302的量值而改變。

已發現到，該封裝件本體120中之該凹槽122的形成可提供造成該基底封裝件基板102之變形的應力力量降低。該變形高度302的減少主要係起因於在該第一積體電路晶粒114之下該基底封裝件基板102的平整(flattening)所產生。

從該第一積體電路晶粒114移除變形應力可增加在製造製程中該積體電路封裝系統400的可靠度以及該第一積體電路晶粒114的運作年限(operational life)。該凹槽122可設置鄰接該垂直嵌入凹部126以便增加平整效果以及消除該基底封裝件基板102中的應力。

應理解到，該凹槽122之深度僅為示例且實際深度可依據造成凸面翹曲狀態之力量的嚴重程度(severity)而改變。該凹槽122之尺寸同樣為示例且可基於在該基底封裝件基板102中消除應力的需要而改變。

請參照第5圖，其係顯示於翹曲狀態時具封裝件堆疊能力的積體電路封裝系統500之剖視圖。該積體電路封裝系統500之剖視圖係描述該基底封裝件基板102具有該第一積體電路晶粒114透過該晶片互連件116而接附於該元件側106。

相較於該積體電路封裝系統400，藉由該封裝件本體120中增加該凹槽122深度而更進一步降低該變形高度302。設置該凹槽122鄰接該第一積體電路晶粒114以便提供局部的應力消除。該凹槽122的位置和深度可依據該變形高度302的量值而改變。

該凹槽122可完全地穿透該封裝件本體120以曝露該基底封裝件基板102。在所顯示之實例中，該凹槽122之周邊區域可實質上為平坦的。與該凸面翹曲狀態相關聯的力量可藉由該凹槽122的位置和深度而局部地抵消。

已發現到，曝露鄰接於該第一積體電路晶粒114之該基底封裝件基板102的該凹槽122可消除施加在該第一積體電路晶粒114上大部份的力量。透過移動該凹槽122接近該垂直嵌入凹部126可增加整體的平坦性，但在該第一積體電路晶粒114下方的區域之相對平坦性可能稍微降低。最理想的情況是，在該第一積體電路晶粒114和該垂直嵌入凹部126之間的位置係作為凸面翹曲狀態的最佳解決方案。

請參照第6圖，其係顯示於凹面翹曲狀態時具封裝件堆疊能力的積體電路封裝系統600之剖視圖。該積體電路封裝系統600之剖視圖係描述該基底封裝件基板102具有該第一積體電路晶粒114透過該晶片互連件116而接附於該元件側106。在該凹面翹曲狀態中，該黏著材料118可能會施加額外的應力到該第一積體電路晶粒114。

具該垂直嵌入凹部126之該堆疊互連件128的數量和位置可能並不足以防止該基底封裝件基板102和該封裝件本體120的凹面變形。在該第一積體電路晶粒114和該晶片互連件116上所產生的應力可能不但造成斷裂損害及元件失效，而且也會與可能堆疊的封裝件(未圖示)產生錯位。

該積體電路封裝系統600的凹面翹曲狀態可能具有變形高度302，該變形高度302為該積體電路封裝系統600之厚度0至15%的範圍。造成該變形之應力可能於操作溫度中輕微地產生或者增加，且最後造成該積體電路封裝系統600的失效。

請參照第7圖，其係顯示於第一應力消除狀態時具封裝件堆疊能力的積體電路封裝系統700之剖視圖。該積體電路封裝系統700之剖視圖係描述該基底封裝件基板102具有該第一積體電路晶粒114透過該晶片互連件116而接附於該元件側106。

相較於該積體電路封裝系統600，該變形高度302已藉由在該封裝件本體120中增添該凹槽122而予以降低。設置該凹槽122鄰接該垂直嵌入凹部126以便提供局部的應力消除。該凹槽122的位置和深度可依據該變形高度302的量值而改變。

已發現到，在該封裝件本體120中形成該凹槽122可提供造成該基底封裝件基板102變形的應力力量降低。該變形高度302的減少係主要起因於在該第一積體電路晶粒114之下該基底封裝件基板102的平整(flattening)所產生。

從該第一積體電路晶粒114移除變形應力可增加在製造製程中該積體電路封裝系統700的可靠度以及該第一積體電路晶粒114的運作年限。該凹槽122可設置鄰接該垂直嵌入凹部126以便增加平整效果以及消除該基底封裝件基板102中的應力。

應理解到，該凹槽122之深度僅為示例且實際深度可依據造成凹面翹曲狀態之力量的嚴重程度而改變。該凹槽122之尺寸同樣為示例且可基於在該基底封裝件基板102消除應力的需要而改變。在該積體電路封裝系統700的某些設計中，具有多列之該垂直嵌入凹部126，凹槽122可置於多列的該垂直嵌入凹部126之間以便降低與該凹面翹曲狀態相關聯的力量。

請參照第8圖，其係顯示於第二應力消除狀態時具封裝件堆疊能力的積體電路封裝系統800之剖視圖。該積體電路封裝系統800之剖視圖係描述該基底封裝件基板102具有該第一積體電路晶粒114透過該晶片互連件116而接附於該元件側106。

相較於該積體電路封裝系統700，該變形高度302藉由在該封裝件本體120中增加該凹槽122之深度而更進一步予以降低。設置該凹槽122鄰接該垂直嵌入凹部126以便提供局部的應力消除。該凹槽122的位置和深度可依據該變形高度302的量值而改變。

該凹槽122可完全地穿透該封裝件本體120以曝露該基底封裝件基板102。在所顯示之實例中，該凹槽122之周邊區域可實質上為平坦的。與該凹面翹曲狀態相關聯的力量可藉由該凹槽122的位置和深度而局部地抵消。

已發現到，曝露鄰接於該垂直嵌入凹部126之該基底封裝件基板102的該凹槽122可消除施加在該第一積體電路晶粒114上大部份的力量。透過移動該凹槽122接近該垂直嵌入凹部126可增加整體的平坦性，但在該第一積體電路晶粒114下方的區域之相對平坦性可能稍微降低。最理想的情況是，該凹槽122之位置和該垂直嵌入凹部126之位置的結合可作為凹面翹曲狀態的最佳解決方案。

請參照第9圖，其係顯示第8圖之具封裝件堆疊能力的積體電路封裝系統800之俯視圖。該積體電路封裝系統800之俯視圖係描述該封裝件本體120具有位於該積體電路封裝系統800之頂面周圍之該垂直嵌入凹部126的陣列124。

該垂直嵌入凹部126之該陣列124可透過雷射剝離製程精確地定位。在此示例中，該陣列124僅具有單一列的該垂直嵌入凹部126，且被該凹槽122所圍繞。在其他實作中，可能有數列的該垂直嵌入凹部126在鄰近位置具有該凹槽122。在某些情況中，可使用多個單位的該凹槽122以消除該應力力量和降低該變形高度302。

熔化面積204可存在於該堆疊互連件128的開口周圍。該熔化面積204可透過形成該垂直嵌入凹部126之製程而產生。

位於該垂直嵌入凹部126之該陣列124的外部周圍，該凹槽122也可透過雷射剝離製程、蝕刻製程、或其他模製移除製程而形成，以包括顯示熔化形跡之垂直或傾斜側壁。該凹槽122的實際位置和尺寸由於該基底封裝件基板102和該第一積體電路晶粒114之不同結合而有所不同。

該垂直嵌入凹部126之數量和位置也可影響該凹槽122的位置和深度。剖面線8-8係表示第8圖其剖視的位置和方向之視角。

請參照第10圖，其係顯示部分積體電路封裝系統組合件1000之俯視圖。該部分積體電路封裝系統組合件1000之俯視圖係描述在製造的預切單(pre-singulation)階段中該積體電路封裝系統800之陣列。

除了在該積體電路封裝系統800之個別單位形成該凹槽122外，還有沿著該積體電路封裝系統組合件1000之長度延展的凹痕1002。該凹痕1002結合形成於每一該積體電路封裝系統800上的凹槽122可降低在該積體電路封裝系統組合件1000中翹曲的發生率。

剖面線11-11係表示第11圖其剖視的位置和方向之視角。

請參照第11圖，其係顯示第10圖之部分積體電路封裝系統組合件1000之剖視圖。該部分積體電路封裝系統組合件1000之俯視圖係描述兩個單元之該積體電路封裝系統800。

對翹曲具最大位能之區域係在其中一個該凹痕1002下方。在該積體電路封裝系統組合件1000中的其中一個該凹痕1002的存在會減少應力以及限制變形和翹曲。

請參照第12圖，其係顯示本發明之另一實施例之積體電路封裝系統100之製造方法1200之流程圖。該方法1200包括：在方塊1202中，製造具有元件側和系統側之基底封裝件基板；在方塊1204中，耦接第一積體電路晶粒於該元件側上；在方塊1206中，該元件側上耦接堆疊互連件於該第一積體電路晶粒周圍；在方塊1208中，形成封裝件本體於該元件側、該第一積體電路晶粒、及該堆疊互連件上；在方塊1210中，形成垂直嵌入凹部穿透該封裝件本體且位於該堆疊互連件上；以及在方塊1212中，於該封裝件本體中形成凹槽鄰接該垂直嵌入凹部，以用於降低封裝件翹曲應力。

所產生的方法、製程、設備、裝置、產品、及/或系統是直接了當的、有成本效益的、不複雜的、高度多元的且有效的，並可藉由改造已知技術而作出驚人且非顯而易見的實作，因此是立即適用於高效率地與經濟地製造完全相容於習知製造方法或製程與技術的半導體封裝系統。

本發明的另一重要態樣是它大大地支持並幫助降低成本、簡化系統、及增進效能的歷史趨勢。

本發明的這些與其他重要態樣因此將技術的狀態帶到至少下一層次。

雖然本發明已經配合具體最佳模式來敘述，但是應了解，許多替代、修改、與變化型式對於已按照先前描述的本發明所屬技術領域中具有通常知識者將是顯而易知的。據此，本發明是要涵蓋落入所附申請專利範圍的範疇內的所有此種替代、修改、與變化型式。在此提出或在所附圖式中顯示的所有內容應解讀成說明而非限制的意思。

100、300、400、500、600、700、800．．．積體電路封裝系統

102．．．基底封裝件基板

104．．．系統側

106．．．元件側

108．．．元件墊片

110．．．系統墊片

112．．．內部電路

114．．．第一積體電路晶粒

116．．．晶片互連件

118．．．黏著材料

120．．．封裝件本體

122．．．凹槽

124．．．陣列

126．．．垂直嵌入凹部

128．．．堆疊互連件

130．．．系統互連件

202．．．壁厚度

204．．．熔化面積

302．．．變形高度

1000．．．積體電路封裝系統組合件

1002．．．凹痕

1200．．．方法

1202至1212．．．方塊

第1圖係本發明之第一實施例中沿著第2圖的線1--1之具堆疊能力的積體電路封裝系統之剖視圖；

第2圖係第1圖之積體電路封裝系統之俯視圖；

第3圖係於凸面翹曲狀態時具封裝件堆疊能力的積體電路封裝系統之剖視圖；

第4圖係於第一應力消除狀態時具封裝件堆疊能力的積體電路封裝系統之剖視圖；

第5圖係於翹曲狀態時具封裝件堆疊能力的積體電路封裝系統之剖視圖；

第6圖係於凹面翹曲狀態時具封裝件堆疊能力的積體電路封裝系統之剖視圖；

第7圖係於第一應力消除狀態時具封裝件堆疊能力的積體電路封裝系統之剖視圖；

第8圖係於第二應力消除狀態時具封裝件堆疊能力的積體電路封裝系統之剖視圖；

第9圖係第8圖之具封裝件堆疊能力的積體電路封裝系統之俯視圖；

第10圖係部分積體電路封裝系統組合件之俯視圖；

第11圖係第10圖之部分積體電路封裝系統組合件之剖視圖；以及

第12圖係本發明之另一實施例之積體電路封裝系統之製造方法之流程圖。

100．．．積體電路封裝系統

102．．．基底封裝件基板

104．．．系統側

106．．．元件側

108．．．元件墊片

110．．．系統墊片

112．．．內部電路

114．．．第一積體電路晶粒

116．．．晶片互連件

118．．．黏著材料

120．．．封裝件本體

122．．．凹槽

124．．．陣列

126．．．垂直嵌入凹部

128．．．堆疊互連件

130．．．系統互連件

Claims (10)

1. 一種積體電路封裝系統之製造方法，包括：製造具有元件側和系統側之基底封裝件基板；耦接第一積體電路晶粒於該元件側上；在該元件側上耦接堆疊互連件於該第一積體電路晶粒周圍；形成封裝件本體於該元件側、該第一積體電路晶粒、及該堆疊互連件上；形成不水平的嵌入凹部穿透該封裝件本體且位於該堆疊互連件上；以及於該封裝件本體中形成凹槽，該凹槽連續地圍繞該封裝件本體的中心區域且鄰接該不水平的嵌入凹部，以用於降低封裝件翹曲應力。
2. 如申請專利範圍第1項所述之方法，其中，形成該凹槽包括將該凹槽置於該不水平的嵌入凹部和該第一積體電路晶粒之間。
3. 如申請專利範圍第1項所述之方法，其中，形成該凹槽包括將該凹槽置於該不水平的嵌入凹部和該第一積體電路晶粒周圍。
4. 如申請專利範圍第1項所述之方法，其中，形成該凹槽包括移除部分該封裝件本體至低於該第一積體電路晶粒之表面之水平面。
5. 如申請專利範圍第1項所述之方法，復包括分割具有凹痕之積體電路封裝系統組合件。
6. 一種積體電路封裝系統，包括：基底封裝件基板，係具有元件側和系統側；第一積體電路晶粒，係耦接於該元件側上；堆疊互連件，係位於該元件側上並耦接在該第一積體電路晶粒周圍；封裝件本體，係形成於該元件側、該第一積體電路晶粒、及該堆疊互連件上；不水平的嵌入凹部，係穿透該封裝件本體且位於該堆疊互連件上；以及凹槽，係位於該封裝件本體中，該凹槽連續地圍繞該封裝件本體的中心區域且鄰接該不水平的嵌入凹部，以用於降低變形高度。
7. 如申請專利範圍第6項所述之系統，其中，位於該封裝件本體中之該凹槽包括置於該不水平的嵌入凹部和該第一積體電路晶粒之間的該凹槽。
8. 如申請專利範圍第6項所述之系統，其中，位於該封裝件本體中之該凹槽包括置於該不水平的嵌入凹部和該第一積體電路晶粒周圍的該凹槽。
9. 如申請專利範圍第6項所述之系統，其中，位於該封裝件本體中之該凹槽包括移除至低於該第一積體電路晶粒之表面之水平面的部分該封裝件本體。
10. 如申請專利範圍第6項所述之系統，復包括黏著材料，係於該元件側和該第一積體電路晶粒之間，以包覆該晶片互連件。