JP2003258158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003258158A JP2003258158A JP2002055511A JP2002055511A JP2003258158A JP 2003258158 A JP2003258158 A JP 2003258158A JP 2002055511 A JP2002055511 A JP 2002055511A JP 2002055511 A JP2002055511 A JP 2002055511A JP 2003258158 A JP2003258158 A JP 2003258158A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- multiple wiring
- manufacturing
- resin
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H10W72/0198—
-
- H10W72/884—
-
- H10W74/00—
-
- H10W90/754—
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 MAPに使用される多連配線基板の反りの発
生を防止する。 【解決手段】 多連配線基板10の複数個の単位配線基
板11にペレット1をボンディングし、ペレット1群を
樹脂封止体23で一括して樹脂封止した後に、多連配線
基板10と樹脂封止体23とを単位配線基板11毎に切
断して個別のBGA・ICを製造するMAPによる製造
方法において、多連配線基板10における単位配線基板
11の境界線に沿って多数個の反り防止孔20を開設し
ておく。 【効果】 ペレットボンディング工程等で多連配線基板
に作用する熱応力を多数個の反り防止孔によって吸収で
きるため、多連配線基板の反りを防止できる。その結
果、多連配線基板の割れや亀裂、単位配線基板の内部端
子や外部端子、電気配線の断線や短絡、樹脂封止体の充
填不足やボイドの発生等を防止できるため、MAPによ
るBGA・ICの製造方法の歩留りや品質、信頼性を向
上できる。
生を防止する。 【解決手段】 多連配線基板10の複数個の単位配線基
板11にペレット1をボンディングし、ペレット1群を
樹脂封止体23で一括して樹脂封止した後に、多連配線
基板10と樹脂封止体23とを単位配線基板11毎に切
断して個別のBGA・ICを製造するMAPによる製造
方法において、多連配線基板10における単位配線基板
11の境界線に沿って多数個の反り防止孔20を開設し
ておく。 【効果】 ペレットボンディング工程等で多連配線基板
に作用する熱応力を多数個の反り防止孔によって吸収で
きるため、多連配線基板の反りを防止できる。その結
果、多連配線基板の割れや亀裂、単位配線基板の内部端
子や外部端子、電気配線の断線や短絡、樹脂封止体の充
填不足やボイドの発生等を防止できるため、MAPによ
るBGA・ICの製造方法の歩留りや品質、信頼性を向
上できる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、モールド・アレイ・プロセス(mold
array process。以下、MAPという。)による半導体
装置の製造方法に関する。
方法に関し、特に、モールド・アレイ・プロセス(mold
array process。以下、MAPという。)による半導体
装置の製造方法に関する。
【0002】
【従来の技術】MAPによる半導体装置の製造方法は、
半導体素子を含む集積回路が作り込まれた半導体ペレッ
ト(以下、ペレットという。)を複数個、集積回路を電
気的に取り出すための電気配線が形成された多数個の単
位配線基板を連結してなる多連配線基板にそれぞれボン
ディングし、これらペレットを樹脂封止体によって一括
して樹脂封止した後に、多連配線基板および樹脂封止体
を単位配線基板すなわちペレット毎に切断して個別の半
導体装置を製造する方法である。
半導体素子を含む集積回路が作り込まれた半導体ペレッ
ト(以下、ペレットという。)を複数個、集積回路を電
気的に取り出すための電気配線が形成された多数個の単
位配線基板を連結してなる多連配線基板にそれぞれボン
ディングし、これらペレットを樹脂封止体によって一括
して樹脂封止した後に、多連配線基板および樹脂封止体
を単位配線基板すなわちペレット毎に切断して個別の半
導体装置を製造する方法である。
【0003】なお、複数個のチップ(ペレット)を電気
配線基板に機械的かつ電気的に接続し、これらのペレッ
トを電気配線基板の上で一括して封止したMCM(マル
チ・チップ・モジュール)を述べてある例としては、株
式会社日経BP社1993年5月31日発行の「VLS
Iパッケージング技術(下)」P213〜P253、が
ある。しかし、MAPによる半導体装置の製造方法は、
このMCMとパッケージをペレット毎に切断することに
よって個別の製品とする点で抜本的に異なる。
配線基板に機械的かつ電気的に接続し、これらのペレッ
トを電気配線基板の上で一括して封止したMCM(マル
チ・チップ・モジュール)を述べてある例としては、株
式会社日経BP社1993年5月31日発行の「VLS
Iパッケージング技術(下)」P213〜P253、が
ある。しかし、MAPによる半導体装置の製造方法は、
このMCMとパッケージをペレット毎に切断することに
よって個別の製品とする点で抜本的に異なる。
【0004】
【発明が解決しようとする課題】MAPによる半導体装
置の製造方法において、ペレットが多連配線基板の単位
配線基板に銀ペーストによってボンディングされた場合
には、ペレットボンディング後に多連配線基板はキュア
(熱硬化)されることになる。しかしながら、このよう
に多連配線基板が加熱されると、多連配線基板に反りが
発生するという問題点があることが本発明者によって明
らかにされた。このように多連配線基板に反りが発生す
ると、多連配線基板の電気配線の断線や短絡が発生する
ばかりでなく、ワイヤボンディング不良や樹脂封止体の
成形不良および製品毎への分断不良等の原因になる。
置の製造方法において、ペレットが多連配線基板の単位
配線基板に銀ペーストによってボンディングされた場合
には、ペレットボンディング後に多連配線基板はキュア
(熱硬化)されることになる。しかしながら、このよう
に多連配線基板が加熱されると、多連配線基板に反りが
発生するという問題点があることが本発明者によって明
らかにされた。このように多連配線基板に反りが発生す
ると、多連配線基板の電気配線の断線や短絡が発生する
ばかりでなく、ワイヤボンディング不良や樹脂封止体の
成形不良および製品毎への分断不良等の原因になる。
【0005】本発明の目的は、多連配線基板の反りの発
生を防止することができるMAPによる半導体装置の製
造方法を提供することにある。
生を防止することができるMAPによる半導体装置の製
造方法を提供することにある。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【0008】すなわち、多連配線基板の複数個の単位配
線基板に半導体ペレットをそれぞれボンディングし、こ
れら半導体ペレットを樹脂封止体によって一括して樹脂
封止した後に、前記多連配線基板および樹脂封止体を前
記単位配線基板に切断して個別の半導体装置を製造する
半導体装置の製造方法であって、前記多連配線基板にお
ける前記複数個の単位配線基板の境界線のいずれかに沿
って反り防止孔を開設しておくことを特徴とする。
線基板に半導体ペレットをそれぞれボンディングし、こ
れら半導体ペレットを樹脂封止体によって一括して樹脂
封止した後に、前記多連配線基板および樹脂封止体を前
記単位配線基板に切断して個別の半導体装置を製造する
半導体装置の製造方法であって、前記多連配線基板にお
ける前記複数個の単位配線基板の境界線のいずれかに沿
って反り防止孔を開設しておくことを特徴とする。
【0009】また、多連配線基板の複数個の単位配線基
板に半導体ペレットをそれぞれボンディングし、これら
半導体ペレットを樹脂封止体によって一括して樹脂封止
した後に、前記多連配線基板および樹脂封止体を前記単
位配線基板に切断して個別の半導体装置を製造する半導
体装置の製造方法であって、前記多連配線基板に形成さ
れた絶縁膜における前記複数個の単位配線基板の境界線
のいずれかに沿って反り防止溝を没設しておくことを特
徴とする。
板に半導体ペレットをそれぞれボンディングし、これら
半導体ペレットを樹脂封止体によって一括して樹脂封止
した後に、前記多連配線基板および樹脂封止体を前記単
位配線基板に切断して個別の半導体装置を製造する半導
体装置の製造方法であって、前記多連配線基板に形成さ
れた絶縁膜における前記複数個の単位配線基板の境界線
のいずれかに沿って反り防止溝を没設しておくことを特
徴とする。
【0010】前記した手段によれば、多連配線基板の加
熱時の熱応力は反り防止孔または反り防止溝によって吸
収することができるため、多連配線基板の反りを防止す
ることができる。
熱時の熱応力は反り防止孔または反り防止溝によって吸
収することができるため、多連配線基板の反りを防止す
ることができる。
【0011】
【発明の実施の形態】以下、本発明の一実施の形態を図
面に即して説明する。
面に即して説明する。
【0012】本実施の形態において、本発明に係る半導
体装置の製造方法は、BGA( BallGrid Array Pakage
)を備えた半導体集積回路装置(以下、BGA・IC
という。)をMAPによって製造する方法として構成さ
れている。図1に示されているように、MAPによるB
GA・ICの製造方法は、ペレット準備工程、多連配線
基板準備工程、ペレットボンディング工程、ワイヤボン
ディング工程、樹脂封止体成形工程、樹脂封止体切断工
程、半田ボール付け工程および電気的特性検査工程を備
えている。以下、本実施の形態に係るMAPによるBG
A・ICの製造方法を各工程の順序に沿って説明する。
体装置の製造方法は、BGA( BallGrid Array Pakage
)を備えた半導体集積回路装置(以下、BGA・IC
という。)をMAPによって製造する方法として構成さ
れている。図1に示されているように、MAPによるB
GA・ICの製造方法は、ペレット準備工程、多連配線
基板準備工程、ペレットボンディング工程、ワイヤボン
ディング工程、樹脂封止体成形工程、樹脂封止体切断工
程、半田ボール付け工程および電気的特性検査工程を備
えている。以下、本実施の形態に係るMAPによるBG
A・ICの製造方法を各工程の順序に沿って説明する。
【0013】ペレット準備工程は半導体装置の製造方法
の所謂前工程によって構成されている。すなわち、半導
体装置の製造方法における所謂前工程において、半導体
ウエハの状態にて半導体素子を含む集積回路がマトリッ
クス形状に画成された各ペレット部毎に作り込まれる。
半導体ウエハがダイシング工程において各ペレット部毎
にダイシングされることにより、図2に示されているペ
レット1が製造される。図2に示されているように、ペ
レット1の集積回路が作り込まれたサブストレート2の
アクティブエリア側の主面には、パッシベーション膜3
が全面にわたって被着されており、パッシベーション膜
3の周辺部には複数個の電極パッド4が正方形枠形状に
配置されて開設されている。また、ペレット1のサブス
トレート2のアクティブエリア側主面と反対側の主面に
は、裏面被膜5が全面にわたって被着されている。この
ように構成されたペレット1はペレットボンディング工
程に供給される。
の所謂前工程によって構成されている。すなわち、半導
体装置の製造方法における所謂前工程において、半導体
ウエハの状態にて半導体素子を含む集積回路がマトリッ
クス形状に画成された各ペレット部毎に作り込まれる。
半導体ウエハがダイシング工程において各ペレット部毎
にダイシングされることにより、図2に示されているペ
レット1が製造される。図2に示されているように、ペ
レット1の集積回路が作り込まれたサブストレート2の
アクティブエリア側の主面には、パッシベーション膜3
が全面にわたって被着されており、パッシベーション膜
3の周辺部には複数個の電極パッド4が正方形枠形状に
配置されて開設されている。また、ペレット1のサブス
トレート2のアクティブエリア側主面と反対側の主面に
は、裏面被膜5が全面にわたって被着されている。この
ように構成されたペレット1はペレットボンディング工
程に供給される。
【0014】複数個の単位配線基板11を一括して構成
するための多連配線基板10は、多連配線基板準備工程
において、図3および図4に示された構成に製造され、
ペレットボンディング工程に供給される。すなわち、図
3および図4に示されているように、複数個の単位配線
基板11は長方形の平板形状に形成された多連配線基板
10にマトリックス状にレイアウトされている。
するための多連配線基板10は、多連配線基板準備工程
において、図3および図4に示された構成に製造され、
ペレットボンディング工程に供給される。すなわち、図
3および図4に示されているように、複数個の単位配線
基板11は長方形の平板形状に形成された多連配線基板
10にマトリックス状にレイアウトされている。
【0015】多連配線基板10は長方形の平板形状に形
成されたベース12を備えており、ベース12はガラス
繊維にエポキシ樹脂が含浸されたガラス・エポキシ樹脂
基板を使用して多層構造(図示せず)に形成されてい
る。ベース12には複数個の単位配線基板11がマトリ
ックス状にレイアウトされており、ベース12の片方の
一主面(以下、上面とする。)における各単位配線基板
11のレイアウトされたエリアの中央部のそれぞれに
は、ペレット1をボンディングするためのペレットボン
ディングランド(以下、ランドという。)13が、ペレ
ット1の外径よりも若干大径の正方形に形成されてい
る。ベース12の上面における各ランド13の四辺の外
側には複数個の内部端子14がそれぞれの辺と平行に配
列されており、各内部端子14はワイヤボンディングが
可能なサイズの四角形形状にそれぞれ形成されている。
成されたベース12を備えており、ベース12はガラス
繊維にエポキシ樹脂が含浸されたガラス・エポキシ樹脂
基板を使用して多層構造(図示せず)に形成されてい
る。ベース12には複数個の単位配線基板11がマトリ
ックス状にレイアウトされており、ベース12の片方の
一主面(以下、上面とする。)における各単位配線基板
11のレイアウトされたエリアの中央部のそれぞれに
は、ペレット1をボンディングするためのペレットボン
ディングランド(以下、ランドという。)13が、ペレ
ット1の外径よりも若干大径の正方形に形成されてい
る。ベース12の上面における各ランド13の四辺の外
側には複数個の内部端子14がそれぞれの辺と平行に配
列されており、各内部端子14はワイヤボンディングが
可能なサイズの四角形形状にそれぞれ形成されている。
【0016】他方、ベース12の下面における各単位配
線基板11のレイアウトされたエリアの周辺部には、複
数個の外部端子15が内外で二列の四角形枠形状にそれ
ぞれ配列されており、各外部端子15は小径の円形形状
にそれぞれ形成されている。ランド13、内部端子14
および外部端子15はベース12の表面に被着された銅
箔がリソグラフィーおよびエッチングによってパターン
ニングされて形成されている。ベース12の上面に配置
された内部端子14とベース12の下面に配置された外
部端子15とは、ベース12の内部に配線された電気配
線16によって互いに電気的に接続されている。多数本
が互いに電気的に絶縁した状態で配置された電気配線1
6は、多層構造に形成されたベース12の各層にパター
ンニングされた後に、スルーホール導体によって上層と
下層とが互いに接続されることにより、所謂多層配線構
造に形成されている。
線基板11のレイアウトされたエリアの周辺部には、複
数個の外部端子15が内外で二列の四角形枠形状にそれ
ぞれ配列されており、各外部端子15は小径の円形形状
にそれぞれ形成されている。ランド13、内部端子14
および外部端子15はベース12の表面に被着された銅
箔がリソグラフィーおよびエッチングによってパターン
ニングされて形成されている。ベース12の上面に配置
された内部端子14とベース12の下面に配置された外
部端子15とは、ベース12の内部に配線された電気配
線16によって互いに電気的に接続されている。多数本
が互いに電気的に絶縁した状態で配置された電気配線1
6は、多層構造に形成されたベース12の各層にパター
ンニングされた後に、スルーホール導体によって上層と
下層とが互いに接続されることにより、所謂多層配線構
造に形成されている。
【0017】ベース12の上面における一方の長辺の端
辺部には複数個の注入口金部17が、後述するトランス
ファ成形装置のゲートに対応するように配置されて形成
されている。注入口金部17はランド13や内部端子1
4および外部端子15と共に形成されている。
辺部には複数個の注入口金部17が、後述するトランス
ファ成形装置のゲートに対応するように配置されて形成
されている。注入口金部17はランド13や内部端子1
4および外部端子15と共に形成されている。
【0018】ベース12の上面にはソルダレジスト膜か
らなる絶縁膜(以下、表面絶縁膜という。)18が全体
にわたって被着されており、表面絶縁膜18には各単位
配線基板11のランド13および内部端子14と各注入
口金部17とがそれぞれ露出されている。ベース12の
下面にはソルダレジスト膜からなる絶縁膜(以下、裏面
絶縁膜という。)19が全体にわたって均一に被着され
ており、裏面絶縁膜19には各単位配線基板11の外部
端子15がそれぞれ露出されている。表面絶縁膜18お
よび裏面絶縁膜19はベース12の上下面にソルダレジ
ストをスクリーン印刷法によって塗布して形成すること
により、ベース12への被着と同時にランド13や内部
端子14、注入口金部17および外部端子15をパター
ニングすることができる。
らなる絶縁膜(以下、表面絶縁膜という。)18が全体
にわたって被着されており、表面絶縁膜18には各単位
配線基板11のランド13および内部端子14と各注入
口金部17とがそれぞれ露出されている。ベース12の
下面にはソルダレジスト膜からなる絶縁膜(以下、裏面
絶縁膜という。)19が全体にわたって均一に被着され
ており、裏面絶縁膜19には各単位配線基板11の外部
端子15がそれぞれ露出されている。表面絶縁膜18お
よび裏面絶縁膜19はベース12の上下面にソルダレジ
ストをスクリーン印刷法によって塗布して形成すること
により、ベース12への被着と同時にランド13や内部
端子14、注入口金部17および外部端子15をパター
ニングすることができる。
【0019】多連配線基板10における各単位配線基板
11の境界線のうち多連配線基板10の長辺と平行な境
界線の上には、熱応力による多連配線基板10の反りを
防止する反り防止孔20が多数個、等間隔に整列されて
厚さ方向に貫通されて開設されている。反り防止孔20
はドリル等によって穿設された円形の小孔(スルーホー
ル)から構成されており、隣接する単位配線基板11の
内部端子14や外部端子15および電気配線16等と干
渉しないように設定されている。
11の境界線のうち多連配線基板10の長辺と平行な境
界線の上には、熱応力による多連配線基板10の反りを
防止する反り防止孔20が多数個、等間隔に整列されて
厚さ方向に貫通されて開設されている。反り防止孔20
はドリル等によって穿設された円形の小孔(スルーホー
ル)から構成されており、隣接する単位配線基板11の
内部端子14や外部端子15および電気配線16等と干
渉しないように設定されている。
【0020】以上の構成に係る多連配線基板10には前
記構成に係るペレット1がペレットボンディング工程に
おいて、図5に示されているように、各単位配線基板1
1のランド13にペレットボンディングされる。すなわ
ち、ペレット1の裏面被膜5側が各単位配線基板11の
ランド13に銀ペースト層21によって接着される。ペ
レット1が銀ペースト層21によってボンディングされ
た多連配線基板10は、ペレットボンディング工程の一
部であるキュア工程において銀ペースト層21を熱硬化
される。この際、多連配線基板10には熱応力が作用す
るため、反り等の変形が発生しようとするが、多連配線
基板10における各単位配線基板11の境界線のうち長
辺と平行な境界線上に整列された多数個の反り防止孔2
0が熱応力を吸収するため、多連配線基板10に反り等
の変形が発生するのは防止されることになる。
記構成に係るペレット1がペレットボンディング工程に
おいて、図5に示されているように、各単位配線基板1
1のランド13にペレットボンディングされる。すなわ
ち、ペレット1の裏面被膜5側が各単位配線基板11の
ランド13に銀ペースト層21によって接着される。ペ
レット1が銀ペースト層21によってボンディングされ
た多連配線基板10は、ペレットボンディング工程の一
部であるキュア工程において銀ペースト層21を熱硬化
される。この際、多連配線基板10には熱応力が作用す
るため、反り等の変形が発生しようとするが、多連配線
基板10における各単位配線基板11の境界線のうち長
辺と平行な境界線上に整列された多数個の反り防止孔2
0が熱応力を吸収するため、多連配線基板10に反り等
の変形が発生するのは防止されることになる。
【0021】続いて、ワイヤボンディング工程におい
て、図6に示されているように、各単位配線基板11の
ペレット1の電極パッド4と内部端子14との間にワイ
ヤ22がワイヤボンディングされる。例えば、熱圧着式
のワイヤボンディング装置が使用される場合には、多連
配線基板10に熱応力が作用するため、多連配線基板1
0に反り等の変形が発生しようとするが、この場合にも
多数個の反り防止孔20が熱応力を吸収するため、反り
の発生は防止されることになる。
て、図6に示されているように、各単位配線基板11の
ペレット1の電極パッド4と内部端子14との間にワイ
ヤ22がワイヤボンディングされる。例えば、熱圧着式
のワイヤボンディング装置が使用される場合には、多連
配線基板10に熱応力が作用するため、多連配線基板1
0に反り等の変形が発生しようとするが、この場合にも
多数個の反り防止孔20が熱応力を吸収するため、反り
の発生は防止されることになる。
【0022】ワイヤボンディング工程が実施された多連
配線基板10には、樹脂封止体成形工程において樹脂封
止体が成形される。この樹脂封止体成形工程は図7およ
び図8に示されているトランスファ成形装置50によっ
て実施される。
配線基板10には、樹脂封止体成形工程において樹脂封
止体が成形される。この樹脂封止体成形工程は図7およ
び図8に示されているトランスファ成形装置50によっ
て実施される。
【0023】図7に示されているように、トランスファ
成形装置50はシリンダ装置等(図示せず)によって互
いに型締めされる一対の上型51と下型52を備えてい
る。上型51と下型52との合わせ面には上型キャビテ
ィー凹部53aと下型キャビティー凹部53bとが複数
組(但し、図8においては二組みだけが図示されてい
る。)、一対のものが互いに協働して一個のキャビティ
ー53を形成するように没設されている。下型キャビテ
ィー凹部53bは多連配線基板10を収納する大きさの
長方形の平盤穴形状に形成されており、上型キャビティ
ー凹部53aは下型キャビティー凹部53bよりも若干
小さい長方形の平盤穴形状に形成されて同心的に配置さ
れている。
成形装置50はシリンダ装置等(図示せず)によって互
いに型締めされる一対の上型51と下型52を備えてい
る。上型51と下型52との合わせ面には上型キャビテ
ィー凹部53aと下型キャビティー凹部53bとが複数
組(但し、図8においては二組みだけが図示されてい
る。)、一対のものが互いに協働して一個のキャビティ
ー53を形成するように没設されている。下型キャビテ
ィー凹部53bは多連配線基板10を収納する大きさの
長方形の平盤穴形状に形成されており、上型キャビティ
ー凹部53aは下型キャビティー凹部53bよりも若干
小さい長方形の平盤穴形状に形成されて同心的に配置さ
れている。
【0024】下型52の合わせ面にはポット54が開設
されており、ポット54にはシリンダ装置(図示せず)
によって進退されるプランジャ55が成形材料としての
タブレットを押し潰し、このタブレットが溶融されて成
る液状のレジンを送給し得るように挿入されている。
されており、ポット54にはシリンダ装置(図示せず)
によって進退されるプランジャ55が成形材料としての
タブレットを押し潰し、このタブレットが溶融されて成
る液状のレジンを送給し得るように挿入されている。
【0025】上型51の合わせ面にはカル56がポット
54との対向位置に配されて没設されており、カル56
には複数本のランナ57の一端がそれぞれ接続されてい
る。各ランナ57の他端は上型キャビティー凹部53a
の最寄り側の長辺にそれぞれ接続されており、各ランナ
57の上型キャビティー凹部53aとの接続部には、ゲ
ート58がレジン59をキャビティー53に注入し得る
ようにそれぞれ開設されている。
54との対向位置に配されて没設されており、カル56
には複数本のランナ57の一端がそれぞれ接続されてい
る。各ランナ57の他端は上型キャビティー凹部53a
の最寄り側の長辺にそれぞれ接続されており、各ランナ
57の上型キャビティー凹部53aとの接続部には、ゲ
ート58がレジン59をキャビティー53に注入し得る
ようにそれぞれ開設されている。
【0026】なお、理解し易くするために図示は省略す
るが、上型51および下型52の外側には上側ヒートブ
ロックおよび下側ヒートブロックがそれぞれ配設されて
いる。上下のヒートブロックには電気ヒータが上型51
および下型52におけるポット、カル、ランナおよびキ
ャビティー内のタブレットおよびレジンを加熱するよう
に敷設されている。この加熱により、タブレットは溶融
され、タブレットが溶融されて成るレジンは所定の粘度
まで低下される。
るが、上型51および下型52の外側には上側ヒートブ
ロックおよび下側ヒートブロックがそれぞれ配設されて
いる。上下のヒートブロックには電気ヒータが上型51
および下型52におけるポット、カル、ランナおよびキ
ャビティー内のタブレットおよびレジンを加熱するよう
に敷設されている。この加熱により、タブレットは溶融
され、タブレットが溶融されて成るレジンは所定の粘度
まで低下される。
【0027】次に、前記構成に係るトランスファ成形装
置を使用した樹脂封止体成形工程を説明する。
置を使用した樹脂封止体成形工程を説明する。
【0028】トランスファ成形時において、ワークとし
てのワイヤボンディング後の多連配線基板10は各下型
52にそれぞれ収容される。続いて、上型51と下型5
2とが型締めされ、タブレットが加熱溶融されて成るレ
ジン59がプランジャ55によってポット54およびカ
ル56から各ランナ57および各ゲート58を通じて各
キャビティー53に送給されて、それぞれ充填されて行
くことになる。この際、多連配線基板10には反りが発
生していないため、多連配線基板10が上型51と下型
52とによって型締めされても多連配線基板10に割れ
や亀裂が発生することはないし、レジンの注入不良やボ
イドの発生も防止される。また、ヒートブロックによる
加熱による熱応力によって多連配線基板10に反り等の
変形が発生しようとしても、熱応力は反り防止孔20に
よって吸収されるため、反り等の変形は防止される。
てのワイヤボンディング後の多連配線基板10は各下型
52にそれぞれ収容される。続いて、上型51と下型5
2とが型締めされ、タブレットが加熱溶融されて成るレ
ジン59がプランジャ55によってポット54およびカ
ル56から各ランナ57および各ゲート58を通じて各
キャビティー53に送給されて、それぞれ充填されて行
くことになる。この際、多連配線基板10には反りが発
生していないため、多連配線基板10が上型51と下型
52とによって型締めされても多連配線基板10に割れ
や亀裂が発生することはないし、レジンの注入不良やボ
イドの発生も防止される。また、ヒートブロックによる
加熱による熱応力によって多連配線基板10に反り等の
変形が発生しようとしても、熱応力は反り防止孔20に
よって吸収されるため、反り等の変形は防止される。
【0029】レジン59が各キャビティー53に充填さ
れた後に、液状のレジン59が熱硬化されて樹脂封止体
が成形されると、上型51および下型52は型開きされ
るとともに、図9に示されている樹脂封止体23が成形
された多連配線基板10はキャビティー53からエジェ
クタピン(図示せず)によって離型される。そして、樹
脂封止体23が成形された多連配線基板10はトランス
ファ成形装置50からハンドラ(図示せず)によって脱
装される。
れた後に、液状のレジン59が熱硬化されて樹脂封止体
が成形されると、上型51および下型52は型開きされ
るとともに、図9に示されている樹脂封止体23が成形
された多連配線基板10はキャビティー53からエジェ
クタピン(図示せず)によって離型される。そして、樹
脂封止体23が成形された多連配線基板10はトランス
ファ成形装置50からハンドラ(図示せず)によって脱
装される。
【0030】図9に示されているように、樹脂封止体2
3は多連配線基板10の上面を略被覆した状態に樹脂成
形されており、全ての単位配線基板11の内部端子1
4、ペレット1およびワイヤ22を一括して樹脂封止し
た状態になっている。この際、多連配線基板10には反
りが発生していないことにより、レジン59の充填不足
やボイドの発生も防止されるため、樹脂封止体23の成
形不良は未然に防止されていることになる。
3は多連配線基板10の上面を略被覆した状態に樹脂成
形されており、全ての単位配線基板11の内部端子1
4、ペレット1およびワイヤ22を一括して樹脂封止し
た状態になっている。この際、多連配線基板10には反
りが発生していないことにより、レジン59の充填不足
やボイドの発生も防止されるため、樹脂封止体23の成
形不良は未然に防止されていることになる。
【0031】以上のようにして樹脂封止体23によって
上面を略全体的に樹脂封止された多連配線基板10は、
樹脂封止体切断工程において図10に示されているよう
に、各単位配線基板11すなわちペレット1毎に分断さ
れる。この樹脂封止体切断工程において、多連配線基板
10の反り防止孔20は隣合う単位配線基板11、11
の境界線に整列されているため、分断と同時に切り落と
される。この際、多連配線基板10には反りが発生して
いないため、隣合う単位配線基板11、11の境界線に
沿って分断することにより、多連配線基板10における
内部端子14や外部端子15および電気配線16の断線
や短絡が発生するのは、未然に防止されていることにな
る。
上面を略全体的に樹脂封止された多連配線基板10は、
樹脂封止体切断工程において図10に示されているよう
に、各単位配線基板11すなわちペレット1毎に分断さ
れる。この樹脂封止体切断工程において、多連配線基板
10の反り防止孔20は隣合う単位配線基板11、11
の境界線に整列されているため、分断と同時に切り落と
される。この際、多連配線基板10には反りが発生して
いないため、隣合う単位配線基板11、11の境界線に
沿って分断することにより、多連配線基板10における
内部端子14や外部端子15および電気配線16の断線
や短絡が発生するのは、未然に防止されていることにな
る。
【0032】図11に示されているように、単位配線基
板11の外部端子15には半田ボール24が半田ボール
付け工程において半田付けされることによって、BGA
・IC25が製造されたことになる。
板11の外部端子15には半田ボール24が半田ボール
付け工程において半田付けされることによって、BGA
・IC25が製造されたことになる。
【0033】以上のようにして製造されたBGA・IC
25は電気的特性工程において、電気的特性検査を実施
される。この際、BGA・IC25の配線基板(単位配
線基板)における断線や短絡および樹脂封止体の気泡の
発生等々は防止されているため、製造歩留りが向上され
ることになる。
25は電気的特性工程において、電気的特性検査を実施
される。この際、BGA・IC25の配線基板(単位配
線基板)における断線や短絡および樹脂封止体の気泡の
発生等々は防止されているため、製造歩留りが向上され
ることになる。
【0034】前記実施の形態によれば、次の効果が得ら
れる。
れる。
【0035】1) MAPによるBGA・ICの製造方法
に使用される多連配線基板における各単位配線基板の境
界線上に多数個の反り防止孔を開設することにより、ペ
レットボンディング工程やワイヤボンディング工程等に
おいて多連配線基板に熱応力が作用した際に、この熱応
力を多数個の反り防止孔によって吸収することができる
ため、多連配線基板に反り等の変形が発生するのを防止
することができる。
に使用される多連配線基板における各単位配線基板の境
界線上に多数個の反り防止孔を開設することにより、ペ
レットボンディング工程やワイヤボンディング工程等に
おいて多連配線基板に熱応力が作用した際に、この熱応
力を多数個の反り防止孔によって吸収することができる
ため、多連配線基板に反り等の変形が発生するのを防止
することができる。
【0036】2) 多連配線基板に熱応力による反り等の
変形が発生するのを防止することにより、多連配線基板
の割れや亀裂、単位配線基板の内部端子や外部端子およ
び電気配線の断線や短絡、樹脂封止体の充填不足やボイ
ドの発生等の成形不良等々を防止することができるた
め、MAPによる製造方法によるBGA・ICの製造歩
留りや品質および信頼性を向上させることができる。
変形が発生するのを防止することにより、多連配線基板
の割れや亀裂、単位配線基板の内部端子や外部端子およ
び電気配線の断線や短絡、樹脂封止体の充填不足やボイ
ドの発生等の成形不良等々を防止することができるた
め、MAPによる製造方法によるBGA・ICの製造歩
留りや品質および信頼性を向上させることができる。
【0037】図12は本発明の他の実施の形態であるM
APによるBGA・ICの製造方法に使用される多連配
線基板を示しており、(a)は平面図、(b)は(a)
のb−b線に沿う断面図である。
APによるBGA・ICの製造方法に使用される多連配
線基板を示しており、(a)は平面図、(b)は(a)
のb−b線に沿う断面図である。
【0038】本実施の形態が前記実施の形態と異なる点
は、多連配線基板10に形成された表面絶縁膜18およ
び裏面絶縁膜19における複数個の単位配線基板の境界
線に沿って各反り防止溝26がそれぞれ没設されている
点である。
は、多連配線基板10に形成された表面絶縁膜18およ
び裏面絶縁膜19における複数個の単位配線基板の境界
線に沿って各反り防止溝26がそれぞれ没設されている
点である。
【0039】本実施の形態においても、ペレットボンデ
ィング工程やワイヤボンディング工程等において多連配
線基板10に熱応力が作用した際に、この熱応力を複数
本の反り防止溝26によって吸収することができるた
め、多連配線基板10に反り等の変形が発生するのを防
止することができる。多連配線基板10に熱応力による
反り等の変形が発生するのを防止することにより、多連
配線基板10の割れや亀裂、単位配線基板11の内部端
子14や外部端子15および電気配線16の断線や短
絡、樹脂封止体23の充填不足やボイドの発生等の成形
不良等々を防止することができるため、MAPによる製
造方法によるBGA・ICの製造歩留りや品質および信
頼性を向上させることができる。
ィング工程やワイヤボンディング工程等において多連配
線基板10に熱応力が作用した際に、この熱応力を複数
本の反り防止溝26によって吸収することができるた
め、多連配線基板10に反り等の変形が発生するのを防
止することができる。多連配線基板10に熱応力による
反り等の変形が発生するのを防止することにより、多連
配線基板10の割れや亀裂、単位配線基板11の内部端
子14や外部端子15および電気配線16の断線や短
絡、樹脂封止体23の充填不足やボイドの発生等の成形
不良等々を防止することができるため、MAPによる製
造方法によるBGA・ICの製造歩留りや品質および信
頼性を向上させることができる。
【0040】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々に変更が可能であることはいうまでもな
い。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々に変更が可能であることはいうまでもな
い。
【0041】例えば、反り防止孔および反り防止溝は各
単位配線基板の境界線のうち多連配線基板の長辺に沿う
境界線に沿って配設するに限らず、短辺に沿う境界線に
沿って配設してもよいし、長辺および短辺の両方の境界
線に沿って配設してもよい。
単位配線基板の境界線のうち多連配線基板の長辺に沿う
境界線に沿って配設するに限らず、短辺に沿う境界線に
沿って配設してもよいし、長辺および短辺の両方の境界
線に沿って配設してもよい。
【0042】反り防止孔は円形の小孔(スルーホール)
によって構成するに限らず、長孔(スリット)等によっ
て構成してもよい。
によって構成するに限らず、長孔(スリット)等によっ
て構成してもよい。
【0043】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるBGA
・ICの製造方法に適用した場合について説明したが、
それに限定されるものではなく、その他のパッケージを
備えた半導体装置の製造方法全般に適用することができ
る。
なされた発明をその背景となった利用分野であるBGA
・ICの製造方法に適用した場合について説明したが、
それに限定されるものではなく、その他のパッケージを
備えた半導体装置の製造方法全般に適用することができ
る。
【0044】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【0045】MAPによる半導体装置の製造方法に使用
される多連配線基板における各単位配線基板の境界線上
に多数個の反り防止孔を開設することにより、多連配線
基板に熱応力が作用した際に、この熱応力を多数個の反
り防止孔によって吸収することができるため、多連配線
基板に反り等の変形が発生するのを防止することができ
る。
される多連配線基板における各単位配線基板の境界線上
に多数個の反り防止孔を開設することにより、多連配線
基板に熱応力が作用した際に、この熱応力を多数個の反
り防止孔によって吸収することができるため、多連配線
基板に反り等の変形が発生するのを防止することができ
る。
【0046】多連配線基板に形成された絶縁膜における
複数個の単位配線基板の境界線に沿って反り防止溝を没
設することにより、多連配線基板に熱応力が作用した際
に、この熱応力を複数本の反り防止溝によって吸収する
ことができるため、多連配線基板に反り等の変形が発生
するのを防止することができる。
複数個の単位配線基板の境界線に沿って反り防止溝を没
設することにより、多連配線基板に熱応力が作用した際
に、この熱応力を複数本の反り防止溝によって吸収する
ことができるため、多連配線基板に反り等の変形が発生
するのを防止することができる。
【図1】本発明の一実施の形態であるMAPによるBG
A・ICの製造方法を示す工程図である。
A・ICの製造方法を示す工程図である。
【図2】ペレットを示しており、(a)は平面図、
(b)は一部切断正面図である。
(b)は一部切断正面図である。
【図3】多連配線基板を示す一部省略平面図である。
【図4】(a)は図3のa−a線に沿う側面断面図、
(b)は図3のb−b線に沿う側面断面図、(c)は図
4の(a)のc部の詳細図である。
(b)は図3のb−b線に沿う側面断面図、(c)は図
4の(a)のc部の詳細図である。
【図5】ペレットボンディング工程後を示しており、
(a)は一部省略平面図、(b)は一部切断側面図であ
る。
(a)は一部省略平面図、(b)は一部切断側面図であ
る。
【図6】ワイヤボンディング工程後の単位配線基板を示
しており、(a)は平面図、(b)は(a)のb−b線
に沿う断面図である。
しており、(a)は平面図、(b)は(a)のb−b線
に沿う断面図である。
【図7】樹脂封止体成形工程に使用されるトランスファ
成形装置を示す各一部省略側面図である。
成形装置を示す各一部省略側面図である。
【図8】切断線がトランスファ成形装置の上型を通る平
面断面図である。
面断面図である。
【図9】樹脂封止体成形工程後を示しており、(a)は
平面図、(b)は一部切断側面図である。
平面図、(b)は一部切断側面図である。
【図10】樹脂封止体切断工程を示しており、(a)は
平面図、(b)は一部切断側面図である。
平面図、(b)は一部切断側面図である。
【図11】製造されたBGA・ICを示しており、
(a)は一部切断正面図、(b)は上半分が平面図で下
半分が底面図である。
(a)は一部切断正面図、(b)は上半分が平面図で下
半分が底面図である。
【図12】本発明の他の実施の形態であるMAPによる
BGA・ICの製造方法に使用される多連配線基板を示
しており、(a)は平面図、(b)は(a)のb−b線
に沿う断面図である。
BGA・ICの製造方法に使用される多連配線基板を示
しており、(a)は平面図、(b)は(a)のb−b線
に沿う断面図である。
1…ペレット(半導体ペレット)、2…サブストレー
ト、3…パッシベーション膜、4…電極パッド、5…裏
面被膜、10…多連配線基板、11…単位配線基板、1
2…ベース、13…ランド(ペレットボンディングラン
ド)、14…内部端子、15…外部端子、16…電気配
線、17…注入口金部、18…ソルダレジスト膜からな
る絶縁膜(表面絶縁膜)、19…ソルダレジスト膜から
なる絶縁膜(裏面絶縁膜)、20…反り防止孔、21…
銀ペースト層、22…ワイヤ、23…樹脂封止体、24
…半田ボール、25…BGA・IC(半導体装置)、2
6…反り防止溝、50…トランスファ成形装置、51…
上型、52…下型、53…キャビティー、53a…上型
キャビティー凹部、53b…下型キャビティー凹部、5
4…ポット、55…プランジャ、56…カル、57…ラ
ンナ、58…ゲート、59…レジン。
ト、3…パッシベーション膜、4…電極パッド、5…裏
面被膜、10…多連配線基板、11…単位配線基板、1
2…ベース、13…ランド(ペレットボンディングラン
ド)、14…内部端子、15…外部端子、16…電気配
線、17…注入口金部、18…ソルダレジスト膜からな
る絶縁膜(表面絶縁膜)、19…ソルダレジスト膜から
なる絶縁膜(裏面絶縁膜)、20…反り防止孔、21…
銀ペースト層、22…ワイヤ、23…樹脂封止体、24
…半田ボール、25…BGA・IC(半導体装置)、2
6…反り防止溝、50…トランスファ成形装置、51…
上型、52…下型、53…キャビティー、53a…上型
キャビティー凹部、53b…下型キャビティー凹部、5
4…ポット、55…プランジャ、56…カル、57…ラ
ンナ、58…ゲート、59…レジン。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木村 美香子
東京都小平市上水本町5丁目22番1号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 杉山 道昭
東京都小平市上水本町5丁目22番1号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 金本 光一
東京都小平市上水本町五丁目20番1号 株
式会社日立製作所半導体グループ内
(72)発明者 増田 正親
東京都小平市上水本町五丁目20番1号 株
式会社日立製作所半導体グループ内
Claims (5)
- 【請求項1】 多連配線基板の複数個の単位配線基板に
半導体ペレットをそれぞれボンディングし、これら半導
体ペレットを樹脂封止体によって一括して樹脂封止した
後に、前記多連配線基板および樹脂封止体を前記単位配
線基板に切断して個別の半導体装置を製造する半導体装
置の製造方法であって、前記多連配線基板における前記
複数個の単位配線基板の境界線のいずれかに沿って反り
防止孔を開設しておくことを特徴とする半導体装置の製
造方法。 - 【請求項2】 前記反り防止孔が前記境界線に沿って整
列された複数個のスルーホールであることを特徴とする
請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記反り防止孔が前記多連配線基板に縦
横に設定された前記境界線の縦または横の一方または縦
および横の両方に開設されていることを特徴とする請求
項1または2に記載の半導体装置の製造方法。 - 【請求項4】 多連配線基板の複数個の単位配線基板に
半導体ペレットをそれぞれボンディングし、これら半導
体ペレットを樹脂封止体によって一括して樹脂封止した
後に、前記多連配線基板および樹脂封止体を前記単位配
線基板に切断して個別の半導体装置を製造する半導体装
置の製造方法であって、前記多連配線基板に形成された
絶縁膜における前記複数個の単位配線基板の境界線のい
ずれかに沿って反り防止溝を没設しておくことを特徴と
する半導体装置の製造方法。 - 【請求項5】 前記反り防止溝が前記多連配線基板に縦
横に設定された前記境界線の縦または横の一方または縦
および横の両方に敷設されていることを特徴とする請求
項4に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055511A JP2003258158A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055511A JP2003258158A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003258158A true JP2003258158A (ja) | 2003-09-12 |
Family
ID=28666327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055511A Withdrawn JP2003258158A (ja) | 2002-03-01 | 2002-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003258158A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005045926A3 (de) * | 2003-10-27 | 2005-09-09 | Infineon Technologies Ag | Halbleiterbauteil mit gehäusekunststoffmasse, halbleiterchip und schaltungsträger sowie verfahren zur herstellung desselben |
| JP2006351908A (ja) * | 2005-06-17 | 2006-12-28 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7498522B2 (en) | 2006-01-30 | 2009-03-03 | Fujitsu Limited | Multilayer printed circuit board and manufacturing method thereof |
| KR101068263B1 (ko) * | 2009-08-13 | 2011-09-28 | 삼성전기주식회사 | 기판 스트립 |
| JP2012038914A (ja) * | 2010-08-06 | 2012-02-23 | Nitto Denko Corp | 配線回路基板集合体シートおよびその製造方法 |
| KR101801834B1 (ko) * | 2010-03-25 | 2017-11-27 | 스태츠 칩팩 피티이. 엘티디. | 적층 옵션을 구비하는 집적 회로 패키지 시스템 및 그 제조 방법 |
| US9966279B2 (en) | 2016-03-30 | 2018-05-08 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
| KR101946525B1 (ko) * | 2017-04-27 | 2019-02-11 | (주)파트론 | 반도체 패키지 제조용 회로기판 및 반도체 패키지의 제조 방법 |
-
2002
- 2002-03-01 JP JP2002055511A patent/JP2003258158A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005045926A3 (de) * | 2003-10-27 | 2005-09-09 | Infineon Technologies Ag | Halbleiterbauteil mit gehäusekunststoffmasse, halbleiterchip und schaltungsträger sowie verfahren zur herstellung desselben |
| US8072085B2 (en) | 2003-10-27 | 2011-12-06 | Qimonda Ag | Semiconductor device with plastic package molding compound, semiconductor chip and leadframe and method for producing the same |
| JP2006351908A (ja) * | 2005-06-17 | 2006-12-28 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7498522B2 (en) | 2006-01-30 | 2009-03-03 | Fujitsu Limited | Multilayer printed circuit board and manufacturing method thereof |
| KR101068263B1 (ko) * | 2009-08-13 | 2011-09-28 | 삼성전기주식회사 | 기판 스트립 |
| KR101801834B1 (ko) * | 2010-03-25 | 2017-11-27 | 스태츠 칩팩 피티이. 엘티디. | 적층 옵션을 구비하는 집적 회로 패키지 시스템 및 그 제조 방법 |
| CN102378490A (zh) * | 2010-08-06 | 2012-03-14 | 日东电工株式会社 | 布线电路基板集合体片及其制造方法 |
| US8658906B2 (en) | 2010-08-06 | 2014-02-25 | Nitto Denko Corporation | Printed circuit board assembly sheet and method for manufacturing the same |
| US9642262B2 (en) | 2010-08-06 | 2017-05-02 | Nitto Denko Corporation | Method of manufacturing a printed circuit board assembly sheet |
| JP2012038914A (ja) * | 2010-08-06 | 2012-02-23 | Nitto Denko Corp | 配線回路基板集合体シートおよびその製造方法 |
| US10420224B2 (en) | 2010-08-06 | 2019-09-17 | Nitto Denko Corporation | Printed circuit board assembly sheet and method for manufacturing the same |
| US9966279B2 (en) | 2016-03-30 | 2018-05-08 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
| US10186432B2 (en) | 2016-03-30 | 2019-01-22 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
| KR101946525B1 (ko) * | 2017-04-27 | 2019-02-11 | (주)파트론 | 반도체 패키지 제조용 회로기판 및 반도체 패키지의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6406938B2 (en) | Semiconductor and flip chip packages and method having a back-side connection | |
| US7160755B2 (en) | Method of forming a substrateless semiconductor package | |
| US11621243B2 (en) | Thin bonded interposer package | |
| WO2002103793A1 (en) | Semiconductor device and manufacturing method thereof | |
| US7977161B2 (en) | Method of manufacturing a semiconductor package using a carrier | |
| CN105762084B (zh) | 倒装芯片的封装方法及封装装置 | |
| US9147600B2 (en) | Packages for multiple semiconductor chips | |
| US9177941B2 (en) | Semiconductor device with stacked semiconductor chips | |
| US20230170318A1 (en) | Semiconductor packaging method and semiconductor packaging structure | |
| JP2002110718A (ja) | 半導体装置の製造方法 | |
| CN104916599B (zh) | 芯片封装方法和芯片封装结构 | |
| CN113871307B (zh) | Ipm封装结构及其制作方法 | |
| JP3482888B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| JP2003258158A (ja) | 半導体装置の製造方法 | |
| CN213782012U (zh) | 半导体封装结构 | |
| US8198141B2 (en) | Intermediate structure of semiconductor device and method of manufacturing the same | |
| US20140042589A1 (en) | Semiconductor device | |
| US6710434B1 (en) | Window-type semiconductor package and fabrication method thereof | |
| JP4162720B2 (ja) | 半導体装置をカプセル化するシステムおよび方法 | |
| JP3203228B2 (ja) | 半導体装置とその製造方法 | |
| US6812125B1 (en) | Substrate for semiconductor packaging | |
| JP2003318209A (ja) | 半導体装置の製造方法 | |
| TWM407485U (en) | Device of stackable semiconductor package having whole surface molding | |
| TWI297942B (en) | Carrier board structure with semiconductor chip embedded therein | |
| JP2004158539A (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |