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TWI582931B - 半導體裝置 - Google Patents

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TWI582931B
TWI582931B TW105129137A TW105129137A TWI582931B TW I582931 B TWI582931 B TW I582931B TW 105129137 A TW105129137 A TW 105129137A TW 105129137 A TW105129137 A TW 105129137A TW I582931 B TWI582931 B TW I582931B
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TW
Taiwan
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power supply
electrode layer
bump
film capacitor
metal
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TW105129137A
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TW201717344A (zh
Inventor
小山田成聖
Original Assignee
野田士克林股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 野田士克林股份有限公司 filed Critical 野田士克林股份有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
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    • H10D84/01—Manufacture or treatment
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Description

半導體裝置
本發明是有關半導體裝置，詳細是有關在具備半導體積體電路的半導體裝置中，使對於半導體積體電路的電源阻抗減低的技術。
以往，在具備半導體積體電路的半導體裝置中，作為使對於半導體積體電路的電源阻抗減低的技術，例如有揭示於專利文獻1的技術為人所知。在專利文獻1中揭示，在半導體元件(半導體積體電路)的電源端子及接地端子間，以由3個的導體圖案所成的圖案單元來構成串聯共振電路，藉此減低電源阻抗的反共振阻抗之技術。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2014-175628號公報
若根據專利文獻1所揭示的技術，則可使電源阻抗的反共振阻抗減低，但在上述串聯共振電路中含有用以形成電感成分的線狀的導體圖案。如此的線狀的導體圖案是在動作頻率所具有的高調波成分超過1GHz的半導體積體電路的高速動作時，有可能成為雜訊放出源，恐有對於雜訊抑制造成不妥之虞。因此，期望在高速動作時，一面抑制雜訊的發生，一面使電源阻抗減低之技術。
於是，在本說明書中，提供一種在高速動作時，一面抑制雜訊的發生，一面使電源阻抗減低之半導體裝置。
依據本說明書所揭示的半導體裝置，係具備：具有凸塊搭載面的半導體積體電路、及藉由凸塊來連接至前述凸塊搭載面的薄膜電容器部，其特徵為：前述半導體積體電路係包含：第1電源焊墊，其係形成於前述凸塊搭載面，被施加一方的極性的電源電壓；第2電源焊墊，其係形成於前述凸塊搭載面，被施加另一方的極性的電源電壓；前述薄膜電容器部係包含：第1電極層，其係經由前述凸塊來連接至前述第1電源焊墊；第2電極層，其係經由前述凸塊來連接至前述第2電 源焊墊；及介電質層，其係形成於前述第1電極層與前述第2電極層之間，該半導體裝置係具備：電力供給路徑，其係藉由前述第1、第2電源焊墊，前述凸塊，及前述薄膜電容器部所構成，對前述半導體積體電路供給電力；及薄板狀的金屬電阻部，其係設在前述電力供給路徑中，由具有比前述第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成。
若根據本構成，則在藉由第1、第2電源焊墊、凸塊及薄膜電容器部所構成的電力供給路徑中設有由具有比第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成的薄板狀的金屬電阻部。亦即，金屬電阻部是被串聯至電力供給路徑。依據模擬確認，藉由調整此金屬電阻部的電阻值，可減低半導體積體電路的電源阻抗的反共振阻抗，亦即可減低電源阻抗。並且，金屬電阻部因為其薄板狀的形狀，所以在半導體積體電路的高速動作時不易成為雜訊放出源。因此，若根據本構成，則可在高速動作時，一面抑制雜訊的發生，一面使電源阻抗減低。另外，金屬系高電阻材料是包含金屬單體、金屬化合物、金屬氧化物等。
在上述半導體裝置中，前述電力供給路徑係包含前述第1、第2電源焊墊，前述凸塊及前述薄膜電容 器部，前述金屬電阻部亦可設在前述半導體積體電路的前述凸塊搭載面與前述薄膜電容器部之間。
若根據本構成，則可縮短形成電力供給路徑，且可使金屬電阻部的連接配線形成最短。藉此，可抑制金屬電阻部的連接配線之寄生電感等的生成。
此時，前述第1電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第1供給部，前述第2電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第2供給部，前述金屬電阻部係亦可設在前述凸塊與前述第1供給部之間及前述凸塊與前述第2供給部之間的至少一方。
此情況，在薄膜電容器部的第1電極層的第1供給部上，或第2電極層的第2供給部上，可利用濺射等的薄膜形成技術來形成金屬電阻部，作為連接薄膜電容器部與半導體積體電路之凸塊的焊墊部。因此，金屬電阻部的形成可利用與薄膜電容器部的形成同樣的方法來進行。亦即，可容易進行金屬電阻部的形成。
此時，或，前述金屬電阻部亦可設在前述第1電源焊墊及前述第2電源焊墊。
此情況，金屬電阻部被設在半導體積體電路側。在如此的構成中，亦可在高速動作時，一面抑制雜訊的發生，一面使電源阻抗減低。
並且，在上述半導體裝置中，更具備外部連接部，其係於與前述半導體積體電路相反側，將前述薄膜 電容器部電性連接至外部，前述電力供給路徑係包含前述第1、第2電源焊墊，前述凸塊，前述薄膜電容器部，及前述外部連接部，前述金屬電阻部係亦可設於前述外部連接部與前述薄膜電容器部之間。
在本構成中，亦可縮短形成電力供給路徑，且可縮短金屬電阻部的連接配線。藉此，可抑制金屬電阻部的連接配線之寄生電感等的生成。
此時，前述第1電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第1供給部，前述第2電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第2供給部，前述金屬電阻部係亦可設在前述外部連接部與前述第1供給部之間及前述外部連接部與前述第2供給部之間的至少一方。
在此情況中，亦可在薄膜電容器部的第1電極層的第1供給部上，或第2電極層的第2供給部上，利用濺射等的薄膜形成技術來形成。並且，依據模擬確認，可使電源阻抗減低。
並且，在上述半導體裝置中，前述薄膜電容器部係亦可包含：形成於前述第1電極層與前述介電質層之間或前述第2電極層與前述介電質層之間，由具有比前述第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成的金屬電阻層。
若根據本構成，則藉由金屬電阻層來串聯至薄膜電容 器的電阻可謂無連接配線地被形成。藉由在被形成於電力供給路徑的金屬電阻部追加此金屬電阻層，確認只根據金屬電阻部之電源阻抗的減低效果會被補強。並且，被串聯至薄膜電容器的電阻可利用濺射等形成薄膜電容器的薄膜形成技術來形成。
並且，在上述半導體裝置中，金屬電阻部及金屬電阻層係具有70μΩ．cm以上的體積電阻率為理想。
若根據本構成，則依據模擬確認，可確實地使電源阻抗減低。
並且，在上述半導體裝置中，前述薄膜電容器亦可具有與前述半導體積體電路的平面形狀相等的平面形狀。
若根據本構成，則可一面將半導體裝置的平面形狀的大小設為半導體積體電路的平面形狀，一面使薄膜電容器的電容形成最大。
並且，在上述半導體裝置中，更亦可具備與前述薄膜電容器並聯的多層陶瓷電容器。
若根據本構成，則藉由具備多層陶瓷電容器(MLCC)作為旁路電容器，在高速動作時可更抑制雜訊的發生。
依據本說明書所揭示的半導體裝置，係具備：具有凸塊搭載面的半導體積體電路、及藉由凸塊來連接至前述凸塊搭載面的薄膜電容器部，其特徵為：前述半導體積體電路係包含： 第1電源焊墊，其係形成於前述凸塊搭載面，被施加一方的極性的電源電壓；第2電源焊墊，其係形成於前述凸塊搭載面，被施加另一方的極性的電源電壓；前述薄膜電容器部係包含：第1電極層，其係經由前述凸塊來連接至前述第1電源焊墊；第2電極層，其係經由前述凸塊來連接至前述第2電源焊墊；介電質層，其係形成於前述第1電極層與前述第2電極層之間；及金屬電阻層，其係形成於前述第1電極層與前述介電質層間或前述第2電極層與前述介電質層之間，由具有比前述第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成。
若根據本構成，則藉由金屬電阻層來被串聯至薄膜電容器的電阻可謂無連接配線地被形成。藉由金屬電阻層，確認電源阻抗被減低。並且，被串聯至薄膜電容器的電阻可利用濺射等形成薄膜電容器的薄膜形成技術來形成。
若根據本發明，則可在高速動作時，一面抑制雜訊的發生，一面使電源阻抗減低。
1‧‧‧薄膜電容器部
2‧‧‧LSI晶片(半導體積體電路)
2S‧‧‧凸塊搭載面
10‧‧‧薄膜電容器
11‧‧‧第1電極層
11G、11V‧‧‧第1供給部
12‧‧‧第2電極層
12G、12V‧‧‧第2供給部
13‧‧‧介電質層
17‧‧‧金屬電阻部
17F‧‧‧金屬電阻層
19‧‧‧外部連接用凸塊
22‧‧‧凸塊
21G‧‧‧接地用焊墊(第2電源焊墊)
21V‧‧‧電源用焊墊(第1電源焊墊)
30‧‧‧電力供給路徑
100‧‧‧半導體裝置
圖1是表示實施形態1的半導體裝置的概略性的剖面圖。
圖2是表示金屬電阻部的概略性的立體圖。
圖3是由圖2的A-A線來看的概略性的剖面圖。
圖4是表示別的金屬電阻部的概略性的立體圖。
圖5是實施形態1的半導體裝置的電源系的概略性的等效電路圖。
圖6是表示根據金屬電阻部的電阻值之電源阻抗特性的圖表。
圖7是表示無金屬電阻部時的電源阻抗特性的圖表。
圖8是說明薄膜電容器部的作成方法的概略性的圖。
圖9是薄膜電容器部的平面圖。
圖10是表示實施形態2的半導體裝置的概略性的剖面圖。
圖11是實施形態2的半導體裝置的電源系的概略性的等效電路圖。
圖12是表示根據金屬電阻部的電阻值之電源阻抗特性的圖表。
圖13是表示實施形態3的半導體裝置的概略性的剖面圖。
圖14是實施形態3的半導體裝置的電源系的概略性的等效電路圖。
圖15是表示根據金屬電阻部的電阻值之電源阻抗特性的圖表。
圖16是說明實施形態3的薄膜電容器部的作成方法的概略性的圖。
圖17是表示實施形態4的半導體裝置的概略性的剖面圖。
圖18是實施形態4的半導體裝置的電源系的概略性的等效電路圖。
圖19是模式性地表示實施形態4的薄膜電容器部的構成的圖。
圖20是表示實施形態4的電源阻抗特性的圖表。
<實施形態1>
參照圖1~圖9來說明實施形態1。另外，圖中，相同的符號是表示相同或相當的部分。並且，在相同一的構成中有省略構件號碼的情形。
1.半導體裝置的構成
如圖1所示般，半導體裝置100是大致包含薄膜電容器部1，LSI晶片(「半導體積體電路」的一例)2，及電力供給路徑30。LSI是例如CPU或MPU。
另外，圖1是對應於圖9的一點虛線B-B所 示的位置之半導體裝置100的剖面圖。並且，在以下，附加於構件號碼的文字「V」是意思關係到被施加於LSI晶片2的正極性的電源電壓(「一方的極性的電源電壓」的一例)之構件等，文字「G」是意思關係到被施加於LSI晶片2的負極性的電源電壓的接地電壓(「另一方的極性的電源電壓」的一例)之構件等。又，文字「S」是表示關係到被輸出入於LSI晶片2的訊號之構件等。
本實施形態的LSI晶片2是區域陣列型的LSI(參照圖9)，如圖1所示般，具有凸塊搭載面2S，在凸塊搭載面2S是形成有複數的電極焊墊21。電極焊墊21是包含電源電壓用的電源用焊墊(「第1電源焊墊」的一例)21V，接地電壓用的接地用焊墊(「第2電源焊墊」的一例)21G，及訊號用焊墊21S。在各電極焊墊21是形成有用以連接LSI晶片2與薄膜電容器部1的凸塊22。凸塊22在本實施形態中，例如為Au(金)立柱凸塊。
薄膜電容器部1是如圖1所示般，包含薄膜電容器10，有機絕緣層14、15，及金屬電阻部17。
薄膜電容器部1是包含：經由凸塊22來連接至電源用焊墊21V的第1電極層11；經由凸塊22來連接至接地用焊墊21G的第2電極層12；及形成於第1電極層11與第2電極層12之間的介電質層13。
第1電極層11與第2電極層12是例如藉由Cu(銅)薄膜所構成，介電質層13是例如藉由STO(鈦酸鍶)膜所構成。
第1電極層11是包含：構成薄膜電容器10的一方的電極的第1電極部11C，及構成電力供給路徑30的第1供給部(11G、11V)。第2電極層12是包含：構成薄膜電容器10的另一方的電極的第2電極部12C，及構成電力供給路徑30的第2供給部(12G、12V)。薄膜電容器10是藉由第1電極部11C，介電質層13及第2電極部12C所構成。
薄膜電容器部1的平面形狀是相等於LSI晶片2的平面形狀。換言之，薄膜電容器10的平面形狀是相等於LSI晶片2的平面形狀。因此，可一面將半導體裝置100的平面形狀的大小設為LSI晶片2的平面形狀，一面使薄膜電容器10的電容形成最大。
金屬電阻部17是在實施形態1中，如圖1所示般，設在第1電極層11的第1供給部(11G、11V)上。亦即，在實施形態1中，金屬電阻部17是設在LSI晶片2的凸塊搭載面2S與薄膜電容器部1之間。
金屬電阻部17是具有由金屬系高電阻材料所成的薄板狀的形狀。在實施形態1中，具體而言，如圖2及圖3所示般，由圓環狀的金屬薄板所構成。金屬電阻部17是由具有比第1電極層11及第2電極層12的體積電阻率高的體積電阻率之金屬系高電阻材料所成，例如由 TaN(氮化鉭)所成。
詳細，金屬電阻部17是如圖2及圖3所示般，例如相當於厚度0.05μm(微米)，直徑20μm的圓與直徑50μm的圓之間的領域(圓環狀的領域)。若TaN的體積電阻率為135μΩ．cm，則圓環狀的金屬電阻部17的電阻值是成為大概1.4Ω(歐姆)。
此情況，在金屬電阻部17的上面(凸塊22的連接面)，如圖2所示般，薄鍍有例如直徑40μm，膜厚0.1μm程度的導電性佳的金屬(Au、Pt等)的膜18。並且，在第1電極層11的第1供給部11G的上面上也薄鍍有例如直徑40μm，膜厚0.1μm程度的Au等的導電膜18A。可依據金屬膜18、18A的材料、膜厚等來控制金屬電阻部17的電阻值。
並且，在導電膜18A上形成有直徑50μm，膜厚15μm程度的絕緣膜16(例如，聚醯亞胺，BT(Bismale-imide-Triazine)樹脂，ABF(Ajinomoto Builed-up Film)等的有機系絕緣膜)，在導電膜18A及絕緣膜16上，例如藉由TaN的濺射來形成有金屬電阻部17。此時，絕緣膜16上的TaN是相當於金屬電阻部17，其厚度是例如0.05μm。
另外，構成金屬電阻部17的金屬系高電阻材料是不限於TaN，較理想是只要具有70μΩ．cm以上的體積電阻率的材料即可。金屬系高電阻材料是亦可例如為NiCr(鎳鉻)，SUS304(不鏽鋼)，CuMn7Sn(錫銅 錳)，NCF800(不鏽鋼)，Bi(鉍)等。並且，金屬電阻部17的形狀是薄板狀的形狀，不限於圖2所示的圓環狀。
例如圖4所示般，金屬電阻部17的形狀是亦可為平面視矩形狀。此情況也是金屬電阻部17在導電膜18A及絕緣膜16上，例如藉由TaN的濺射來形成。此時，絕緣膜16上的TaN是相當於金屬電阻部17A，如圖4所示般，金屬電阻部17的形狀是成為厚度1.0μm，寬度40μm，長度60μm的薄板狀。此情況，若將金屬系高電阻材料設為TaN，則金屬電阻部17A的電阻值是大概成為2.0Ω(歐姆)。另外，就圖4所示的例子而言，由於成為2個的金屬電阻部17A的並聯，因此在圖4所示的例子的金屬電阻部的電阻值是大概成為1.0Ω(歐姆)。
並且，在薄膜電容器部1的第2電極層12連接有用以將薄膜電容器部1連接至母板等的外部基板4之外部連接用凸塊19。外部連接用凸塊19是例如焊錫．微凸塊，或Au立柱凸塊。
電力供給路徑30是藉由電源用焊墊21V，接地用焊墊21G，凸塊22，薄膜電容器部1的第1供給部(11G、11V)，第2供給部(12G、12V)，及外部連接用凸塊19所構成。
2.電源阻抗的模擬
圖5是表示LSI晶片2的電源阻抗(由LSI晶片2來 看電力供給側的阻抗)Zs的概略性的等效電路。在LSI晶片2內，寄生電容C1存在於電源電壓Vdd與接地Gnd間。
薄膜電容器部1的薄膜電容器10是作為分布電容Cs被記載。在半導體裝置100的封裝3內，寄生電容C2存在於電源電壓Vdd與接地Gnd間，在電源線及接地線存在寄生電感L2。寄生電容C2亦包含旁路電容器等。
並且，在包含供給電力至半導體裝置100的電源Vs之電源基板(母板等)4中存在平滑電容器C3及寄生電感L3。
在圖6中顯示以如此的等效電路作為基本，模擬LSI晶片2的電源阻抗Zs的結果。在圖6(A)是表示將金屬電阻部17等之電阻值設為1Ω的情況，在圖6(B)是表示設為2Ω的情況。另外，在圖6中，縱軸是以S參數表示，在-28dB附近所示的直線的位準是相當於大致1Ω的電源阻抗Zs。
圖7是表示未設有金屬電阻部17，僅薄膜電容器(TFC)10的情況的電源阻抗Zs的模擬結果。若與圖7作比較，則設置金屬電阻部17的情況，在60MHz附近發生的反共振點的峰值會按金屬電阻部17的電阻值的增加而降低，隨之，10MHz以下的電源阻抗Zs會上昇。並且，在圖7所示的1.3GHz附近發生的反共振的發生會被抑制。而且，在10GHz以上的高頻領域中，電源阻抗 Zs為1Ω以下的領域會被擴大。在實施形態1的構成中，為了在全頻帶中降低電源阻抗Zs(例如1Ω以下)，且降低反共振點的峰值，只要在1Ω~2Ω之間調整金屬電阻部17的電阻值即可的情形，可由模擬結果取得。
3.薄膜電容器部的作成方法
其次，參照圖8來說明薄膜電容器部1的作成方法。首先，第1層，作成有機絕緣膜14(參照圖8(A))。有機絕緣膜14是在對應於區域陣列型的LSI晶片2的各電極焊墊21的位置形成有貫通孔14A。有機絕緣膜14是例如由BT樹脂或ABF等所構成。
其次，在有機絕緣膜14上，例如藉由根據CVD的Cu薄膜來形成第2電極層12，作為第2層(參照圖8(B))。在第2電極層12中，在對應於LSI晶片2的電源用焊墊21V的位置形成有第2供給部(電源電壓用島)12V，及在對應於訊號用焊墊21S的位置形成有平面矩形狀的訊號用島12S。並且，第2電極層12之對應於LSI晶片2的接地用焊墊21G的位置是相當於第2供給部12G。
其次，在第2電極層12上，例如藉由根據濺射的STO(SrTiO3)薄膜來形成介電質層13，作為第3層(參照圖8(C))。在介電質層13中，在對應於LSI晶片2的各電極焊墊21的位置形成有貫通孔13A。另外，在對應於訊號用焊墊21S的位置是形成有剖面矩形的 貫通孔13B。介電質層13的厚度是例如0.4μm。
其次，在介電質層13上，例如藉由根據濺射的Cu薄膜來形成第1電極層11，作為第4層(參照圖8(D))。在第1電極層11中，在對應於LSI晶片2的接地用焊墊21G的位置形成有第1供給部(接地用島)11G，及在對應於訊號用焊墊21S的位置形成有平面矩形狀的訊號用島11S。並且，第1電極層11之對應於LSI晶片2的電源用焊墊21V的位置是相當於第1供給部11V。在第1供給部11G、11V上，藉由濺射等來形成有圖2所示的金屬電阻部17。
其次，在第1電極層11上，作成與第1層的有機絕緣膜14同樣的有機絕緣膜15，作為第5層(參照圖8(E))。在有機絕緣膜15中，在對應於LSI晶片2的各電極焊墊21的位置形成有剖面六角形狀的貫通孔15A。如此，形成圖9的平面圖所示的薄膜電容器部1。
4.實施形態1的效果
在藉由電源用焊墊21V、接地用焊墊21G、凸塊22及薄膜電容器部1所構成的電力供給路徑30中，設有例如由NiCr(具有70μΩ．cm以上的體積電阻率的金屬系高電阻材料)所成之薄的圓環狀的金屬電阻部17。亦即，金屬電阻部17是被串聯至電力供給路徑30。
依據模擬確認，藉由調整此金屬電阻部17的電阻值，可減低半導體積體電路2的電源阻抗Zs的反共 振阻抗，亦即可減低電源阻抗Zs。並且，金屬電阻部17因為其薄的圓環狀(薄板狀)的形狀，所以在半導體積體電路2的高速動作時不易成為雜訊放出源。因此，若根據本構成，則在高速動作時，可一面抑制雜訊的發生，一面使電源阻抗Zs減低。
並且，金屬電阻部17是被設在LSI晶片2的凸塊搭載面2S與薄膜電容器部1之間，詳細是凸塊22與第1電極層11的第1供給部(11G，11V)之間。因此，可縮短形成電力供給路徑30，且可使金屬電阻部17的連接配線形成最短。藉此，可抑制金屬電阻部17的連接配線之寄生電感等的生成。並且，在薄膜電容器部1的第1電極層11的第1供給部(11V、11G)上，可利用濺射等的薄膜形成技術來形成金屬電阻部17，作為連接薄膜電容器部1與半導體積體電路2之凸塊22的焊墊部。因此，金屬電阻部17的形成可利用與薄膜電容器部1的形成同樣的方法來進行。亦即，可容易進行金屬電阻部17的形成。
<實施形態2>
其次，參照圖10~圖12來說明實施形態2。另外，在以下的實施形態中，與實施形態1相同的構成是附上相同的符號，省略其說明。並且，在以下的實施形態中，與實施形態1僅設有金屬電阻部17的位置不同。因此，只說明其不同點。
在實施形態2的半導體裝置100A中，如圖10及圖11所示般，金屬電阻部17是在電力供給路徑30中，設於外部連接用凸塊(「外部連接部」的一例)19與第2電極層12的第2供給部(12G、12V)之間。詳細，金屬電阻部17是被設在電源電壓用電極焊墊(「第2供給部」的一例)12V與外部連接用凸塊19之間、及接地用電極焊墊(「第2供給部」的一例)12G與外部連接用凸塊19之間。
另外，外部連接部是不限於外部連接用凸塊19。例如，當半導體裝置100A在薄膜電容器部1的下部具備擴大LSI晶片2的電極間距的中間基板時，外部連接部是亦可為為了連接薄膜電容器部1與中間基板而被設在中間基板的連接用焊墊。
在實施形態2的電源阻抗的模擬結果是如圖12(A)、(B)所示般。與實施形態1同樣，在60MHz附近發生的反共振點的峰值會按金屬電阻部17的電阻值的增加而降低，隨之，10MHz以下的電源阻抗Zs會上昇。並且，在實施形態2的構成中，在1.3GHz附近發生的反共振點的峰值是不太降低。
5.實施形態2的效果
如圖12(A)、(B)所示般，依據模擬確認，藉由金屬電阻部17，可減低電源阻抗Zs。
金屬電阻部17是被設在外部連接用凸塊19 與薄膜電容器部1之間，詳細是外部連接用凸塊19與第2供給部(12G、12V)之間。因此，可縮短形成電力供給路徑30，且可縮短金屬電阻部17的連接配線。藉此，可抑制金屬電阻部17的連接配線之寄生電感等的生成。並且，在薄膜電容器部1的第2電極層的第2供給部(12G、12V)上，可利用濺射等的薄膜形成技術來形成金屬電阻部17。
<實施形態3>
其次，參照圖13~圖16來說明實施形態3。在實施形態3的半導體裝置100B中，相當於金屬電阻部17的電阻是藉由金屬電阻層17F所構成，如圖14所示般，被設在與薄膜電容器10(Cs)串聯的位置。具體而言，金屬電阻層17F是如圖16所示般，在薄膜電容器部1中，在第3層的介電質層13上，例如藉由高電阻的金屬氧化物的濺射來形成(參照圖16(D))。金屬電阻層17F的膜厚是0.01μm~20μm之間。如圖16(C)、(D)所示般，介電質層13的平面形狀與金屬電阻層17F的平面形狀是相同。實施形態3是在金屬電阻層17F上形成有第1電極層11作為第5層。
此情況的電源阻抗Zs的模擬結果是如圖15(A)、(B)所示般。可確認，按照金屬電阻部17的電阻值的增加，與圖7作比較，在10GHz以上的高頻領域中，電源阻抗Zs為1Ω以下的領域會被擴大。
6.實施形態3的效果
依據模擬確認，藉由金屬電阻層17F，在10GHz以上的高頻領域中，電源阻抗Zs為1Ω以下的領域會被擴大，亦即電源阻抗被減低。
並且，被串聯至薄膜電容器10的電阻(金屬電阻層17F)可謂無連接配線地形成。而且，金屬電阻層17F可利用濺射等形成薄膜電容器10的薄膜形成技術來形成。
<實施形態4>
其次，參照圖17~圖20來說明實施形態4。圖19是擴大實施形態4的薄膜電容器部1C的構成而模式性表示者。
實施形態4的半導體裝置100C為組合實施形態1的圓環狀(薄板狀)的金屬電阻部17與實施形態3的金屬電阻層17F者。亦即，在實施形態4中，如圖17及圖18所示般，設有金屬電阻部17與金屬電阻層17F的雙方。電阻值是分別為1Ω。此情況的電源阻抗Zs的模擬結果是顯示於圖20。可確認各電阻值為1Ω時，可取得與在實施形態1中金屬電阻部17為2Ω時同樣的電源阻抗特性。亦即，可使在60MHz附近發生的反共振點的峰值降低成與金屬電阻部17為2Ω時同程度，且可抑制在1.3GHz附近的反共振的發生。而且，在10MHz以下的電 源阻抗特性是成為與圖6(A)同程度。
7. 實施形態4的效果
藉由金屬電阻層17F來被串聯至薄膜電容器10的電阻可謂無連接配線地形成。並且，藉由在被形成於電力供給路徑30的金屬電阻部17追加此金屬電阻層17F，確認只根據金屬電阻部17之電源阻抗的減低效果會被補強。而且，被串聯至薄膜電容器10的電阻(金屬電阻層17F)可藉由濺射等形成薄膜電容器10的薄膜形成技術來形成。
<其他的實施形態>
本發明並非是被限定於藉由上述記述及圖面來說明的實施形態，例如其次般的實施形態也含在本發明的技術的範圍中。
(1)在實施形態1中顯示，金屬電阻部17被設在半導體積體電路2的凸塊搭載面2S與薄膜電容器部1之間時，被設在凸塊22與第1電極層11的第1供給部(11G，11V)之間的例子，但並非限於此。例如，金屬電阻部17亦可被設在凸塊22與第2電極層12的第2供給部(12G，12V)之間。亦即，金屬電阻部17被設在半導體積體電路2的凸塊搭載面2S與薄膜電容器部1之間時，只要設在凸塊22與第1供給部(11G，11V)之間及凸塊22與第2供給部(12G，12V)之間的至少一方即 可。
並且，在實施形態1中，金屬電阻部17是亦可只設在第1電極層11的第1供給部(11G，11V)的任一方。亦即，設在電力供給路徑30的金屬電阻部17的個數為任意。
(2)在實施形態1中，金屬電阻部17被設在半導體積體電路2的凸塊搭載面2S與薄膜電容器部1之間時，更亦可被設在LSI晶片2的電源用焊墊(第1電源焊墊)21V及接地用焊墊(第2電源焊墊)21G。此情況，可縮短形成電力供給路徑30，且可使金屬電阻部17的連接配線形成最短。藉此，可抑制金屬電阻部17的連接配線之寄生電感等的生成。亦即，在LSI晶片2的高速動作時，可一面抑制雜訊的發生，一面使電源阻抗減低。
(3)在實施形態2中顯示，金屬電阻部17被設在外部連接用凸塊19與薄膜電容器部1之間時，被設在外部連接用凸塊19與第2電極層12的第2供給部(12G，12V)之間的例子，但並非限於此。例如，金屬電阻部17是亦可設在外部連接用凸塊19與第1電極層11的第1供給部(11G，11V)之間。亦即，金屬電阻部17被設在外部連接用凸塊19與薄膜電容器部1之間時，只要設在外部連接用凸塊19與第1供給部(11G，11V)之間及外部連接用凸塊19與第2供給部(12G，12V)之間的至少一方即可。
並且，在實施形態2中，金屬電阻部17是亦可只設 在第2電極層12的第2供給部(12G，12V)的任一方。亦即，設在電力供給路徑30的金屬電阻部17的個數為任意。而且，在實施形態2中，亦可更設置實施形態4的金屬電阻層17F。
(4)在實施形態3及實施形態4中顯示，金屬電阻層17F被形成於介電質層13上，亦即金屬電阻層17F被形成於第1電極層11與介電質層13之間的例子，但並非限於此。金屬電阻層17F亦可被形成於第2電極層12上，亦即金屬電阻層17F被形成於第2電極層12與介電質層13之間。
(5)在上述各實施形態中顯示，包含薄膜電容器部1及LSI晶片2的構成，作為半導體裝置100的構成，但並非限於此。半導體裝置100是亦可例如在薄膜電容器部1的下部具備擴大LSI晶片2的電極間距之中間基板。
(6)在上述各實施形態中顯示，包含薄膜電容器部1及LSI晶片2的構成，作為半導體裝置100的構成，但並非限於此。半導體裝置100是亦可例如在薄膜電容器部1的下部具備：擴大LSI晶片2的電極間距，換言之，凸塊22的間距之中間基板。
(7)在上述各實施形態中顯示，薄膜電容器部1的平面形狀為與LSI晶片2的平面形狀相等之例，但並非限於此。薄膜電容器部1的平面形狀是亦可比LSI晶片2的平面形狀大。
(8)在上述各實施形態中，是以第1電極層11作為被施加正極性的電源電壓之電極，以第2電極層12作為被施加負極性的電源電壓(接地電壓)之電極，但並非限於此，亦可為相反。亦即，以第1電極層11作為被施加接地電壓的電極，以第2電極層12作為被施加正極性的電源電壓之電極。
1‧‧‧薄膜電容器部
2‧‧‧LSI晶片(半導體積體電路)
2S‧‧‧凸塊搭載面
10‧‧‧薄膜電容器
11‧‧‧第1電極層
11C‧‧‧第1電極部
11G、11V‧‧‧第1供給部
11S‧‧‧訊號用島
12‧‧‧第2電極層
12C‧‧‧第2電極部
12G、12V‧‧‧第2供給部
12S‧‧‧訊號用島
13‧‧‧介電質層
14、15‧‧‧有機絕緣層
17‧‧‧金屬電阻部
19‧‧‧外部連接用凸塊
21G‧‧‧接地用焊墊(第2電源焊墊)
21S‧‧‧訊號用焊墊
21V‧‧‧電源用焊墊(第1電源焊墊)
22‧‧‧凸塊
30‧‧‧電力供給路徑
100‧‧‧半導體裝置

Claims (12)

  1. 一種半導體裝置，係具備：具有凸塊搭載面的半導體積體電路、及藉由凸塊來連接至前述凸塊搭載面的薄膜電容器部，其特徵為：前述半導體積體電路係包含：第1電源焊墊，其係形成於前述凸塊搭載面，被施加一方的極性的電源電壓；第2電源焊墊，其係形成於前述凸塊搭載面，被施加另一方的極性的電源電壓；前述薄膜電容器部係包含：第1電極層，其係經由前述凸塊來連接至前述第1電源焊墊；第2電極層，其係經由前述凸塊來連接至前述第2電源焊墊；及介電質層，其係形成於前述第1電極層與前述第2電極層之間，該半導體裝置係具備：電力供給路徑，其係對前述半導體積體電路供給電力；及薄板狀的金屬電阻部，其係設在前述電力供給路徑中，由具有比前述第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述電力供給路徑係包含：前述第1、第2電源焊墊，前述 凸塊，及前述薄膜電容器部，前述金屬電阻部係被設在前述半導體積體電路的前述凸塊搭載面與前述薄膜電容器部之間。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述第1電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第1供給部，前述第2電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第2供給部，前述金屬電阻部係設在前述凸塊與前述第1供給部之間及前述凸塊與前述第2供給部之間的至少一方。
  4. 如申請專利範圍第2項之半導體裝置，其中，前述金屬電阻部係設在前述第1電源焊墊及前述第2電源焊墊。
  5. 如申請專利範圍第1項之半導體裝置，其中，更具備外部連接部，其係於與前述半導體積體電路相反側，將前述薄膜電容器部電性連接至外部，前述電力供給路徑係包含前述第1、第2電源焊墊，前述凸塊，前述薄膜電容器部，及前述外部連接部，前述金屬電阻部係設於前述外部連接部與前述薄膜電容器部之間。
  6. 如申請專利範圍第5項之半導體裝置，其中，前述第1電極層係包含：構成前述電力供給路徑，與前述凸塊電性連接的第1供給部；前述第2電極層係包含：構成前述電力供給路徑，與 前述凸塊電性連接的第2供給部，前述金屬電阻部係設在前述外部連接部與前述第1供給部之間及前述外部連接部與前述第2供給部之間的至少一方。
  7. 如申請專利範圍第1項之半導體裝置，其中，前述金屬電阻部係具有70μΩ．cm以上的體積電阻率。
  8. 如申請專利範圍第1項之半導體裝置，其中，前述薄膜電容器部係包含：形成於前述第1電極層與前述介電質層之間或前述第2電極層與前述介電質層之間，由具有比前述第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成的金屬電阻層。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述金屬電阻層係具有70μΩ．cm以上的體積電阻率。
  10. 如申請專利範圍第1~9項中的任一項所記載之半導體裝置，其中，前述薄膜電容器部係具有與前述半導體積體電路的平面形狀相等的平面形狀。
  11. 一種半導體裝置，係具備：具有凸塊搭載面的半導體積體電路、及藉由凸塊來連接至前述凸塊搭載面的薄膜電容器部，其特徵為：前述半導體積體電路係包含：第1電源焊墊，其係形成於前述凸塊搭載面，被施加一方的極性的電源電壓；第2電源焊墊，其係形成於前述凸塊搭載面，被施加另一方的極性的電源電壓； 前述薄膜電容器部係包含：第1電極層，其係經由前述凸塊來連接至前述第1電源焊墊；第2電極層，其係經由前述凸塊來連接至前述第2電源焊墊；介電質層，其係形成於前述第1電極層與前述第2電極層之間；及金屬電阻層，其係形成於前述第1電極層與前述介電質層間或前述第2電極層與前述介電質層之間，由具有比前述第1電極層及第2電極層的體積電阻率高的體積電阻率的金屬系高電阻材料所成。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述金屬電阻層係具有70μΩ．cm以上的體積電阻率。
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