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TWI581395B - 用於中介層的去耦合電容 - Google Patents

用於中介層的去耦合電容 Download PDF

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TWI581395B
TWI581395B TW102140715A TW102140715A TWI581395B TW I581395 B TWI581395 B TW I581395B TW 102140715 A TW102140715 A TW 102140715A TW 102140715 A TW102140715 A TW 102140715A TW I581395 B TWI581395 B TW I581395B
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亞伯拉罕Ｆ 伊
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輝達公司
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Description

用於中介層的去耦合電容
本發明之具體實施例一般關於電子裝置封裝，且更具體地，關於用於中介層的去耦合電容。
中介層是其上設置有一或多個積體電路的基板。當多個積體電路設置於中介層上時，中介層可提供其間的電連接。為了減少積體電路之間的電流的路徑長度，藉此改善效率，需要在中介層上將積體電路定位成靠近彼此。但是，由於一個積體電路中的電晶體狀態的改變所導致的信號雜訊與電流漏損會負面影響相鄰積體電路的性能。
用以減少積體電路之間的信號雜訊與電壓電流的先前嘗試係包括在中介層上形成去耦合電容。去耦合電容包括第一金屬層、設置於第一金屬層上的電絕緣層與設置於絕緣層上的第二金屬層。但是，因為金屬層的材料成本，金屬-絕緣體-金屬的去耦合電容係較昂貴。另外，金屬-絕緣體-金屬的去耦合電容無法提供積體電路的足夠耦合，因為金屬-絕緣體-金屬的去耦合電容具有較低的電容值。
因此，需要用於中介層的電容性裝置，其具有較高的電容值與減少的製造成本。
在本發明之一具體實施例中，揭露一種用於積體電路的中介層。該中介層包括：一基板，具有一第一導電型；該第一導電型的一摻雜區，在該基板的一上表面上；與一第二導電型的一摻雜區，在該基板的該上表面上。一第一氧化層設置於該基板的該上表面之上。該第一氧化層具有通過其的開孔，以曝露該第一導電型的該摻雜區的一部分與該第二導電型的該摻雜區的一部分。一第二氧化層設置於該第一氧化層之上，且複數 互連接係形成於設置於該第二氧化層中的通孔內。
在另一具體實施例中，一種用於積體電路的中介層包括：一基板，具有一第一導電型；與一第二導電型的一摻雜區，在該基板的一上表面上。一第一氧化層設置於該基板的該上表面上。該第一氧化層具有通過其的開孔，以曝露該基板的部分。包含該第二導電型的一摻雜物之一多晶矽層設置於該第一氧化層上。一第二氧化層設置於該多晶矽層與該第一氧化層之上，且複數互連接係形成於該第二氧化層中所形成的通孔內。
本發明之益處包括用於中介層的有效率且不昂貴的電容性裝置。該電容性裝置使用摻雜的半導體層而形成，且因此，不需要較昂貴的金屬層。另外，本發明之電容性裝置的電容值係大於使用金屬-絕緣體-金屬結構的去耦合電容的電容值大約5倍至大約50倍。本發明之電容性裝置更有效地減少相鄰積體電路之間的信號雜訊與漏損，藉此改善裝置性能。
102‧‧‧p型矽基板
102C‧‧‧p型矽基板
102D‧‧‧p型矽基板
104‧‧‧二氧化矽層
106‧‧‧氮化矽層
108‧‧‧p+區
110‧‧‧遮罩
110‧‧‧開孔
112‧‧‧n+接觸區
114‧‧‧開孔
116‧‧‧二氧化矽層
116E‧‧‧二氧化矽層
118‧‧‧開孔
120‧‧‧二氧化矽層
120H‧‧‧二氧化矽層
122‧‧‧互連接
122A-122C‧‧‧互連接
124‧‧‧中介層
126‧‧‧電容性裝置
128‧‧‧接觸
222‧‧‧互連接
224‧‧‧中介層
226‧‧‧電容性裝置
230‧‧‧積體電路
302‧‧‧p型矽基板
304‧‧‧二氧化矽層
308‧‧‧n+區
316‧‧‧二氧化矽層
316F‧‧‧二氧化矽層
320‧‧‧二氧化矽層
320F‧‧‧二氧化矽層
322A-322C‧‧‧互連接
324‧‧‧中介層
326‧‧‧電容性裝置
328A‧‧‧鎢接觸
328B‧‧‧鎢接觸
334‧‧‧多晶矽層
334C‧‧‧多晶矽層
334D‧‧‧多晶矽層
336A-336C‧‧‧通孔
因此，藉由參照具體實施例，可更詳細了解本發明之上述特徵，且對簡短總結於上的本發明有更具體的敘述，某些具體實施例是例示於所附圖式中。但是，注意到，所附圖式只例示本發明之一般具體實施例且因此不視為限制其範圍，因為本發明可容許其他等效具體實施例。
根據本發明之一具體實施例，第一A至一I圖例示用於中介層的電容性裝置的形成。
根據本發明之一具體實施例，第二圖例示積體電路，其位於中介層上，中介層包括電容性裝置。
根據本發明之另一具體實施例，第三A至三G圖例示用於中介層的電容性裝置的形成。
為了促進了解，已經在任何可能的地方使用相同的參考號碼來表示圖式中共同的相同元件。可了解到，一具體實施例中所揭露的元件可有利地用於其他具體實施例中，而不用另外詳述。
本發明之具體實施例一般關於用於封裝積體電路的中介層。該中介層包括電容性裝置，用於減少耦接於中介層的相鄰積體電路之 間的信號雜訊與漏損。該電容性裝置係由摻雜的半導體層所形成。
根據本發明之一具體實施例，第一A至一I圖例示用於中介層的電容性裝置的形成。中介層包括半導體基板，例如第一A圖所示的p型矽基板102。藉由在含氧環境中將二氧化矽層104熱生長於p型矽基板102的上表面上，開始電容性裝置的形成。透過熱氧化，二氧化矽層104生長至大約10埃至大約200埃的厚度，例如大約90埃。
如同第一B圖所示，藉由化學氣相沉積，氮化矽層106之後沉積在二氧化矽層104上。氮化矽層係沉積至大約600埃至大約1000埃的厚度，例如大約800埃。氮化矽層106可包括在其上的對準遮罩，以促進在後續操作期間p型矽基板102的所欲區域的一致處理。對準遮罩可作用為參考遮罩，用於將基板定向且將膜塗覆於其上。
在氮化矽層106形成於二氧化矽層104上之後，藉由佈值p型摻雜物於p型矽基板102中而形成p+區108，因此產生p型矽基板102C。藉由佈植p型摻雜物(例如，硼)進入p型矽基板102中達到大約1x1015原子/立方公分的濃度，而形成p+區108，如同第一C圖所示。以足夠的能量與濃度來佈植p型摻雜物，以穿透通過氮化矽層106與二氧化矽層104。在佈植期間二氧化矽層104的存在會增加後續生長在p型矽基板102上的氧化物的品質，而氮化矽層106的存在會增加其上所形成的多個層的對準準確性。例如，氮化矽層106的存在會增加氮化矽層106上所形成的遮罩110的對準準確性，如同第一D圖所示。
遮罩110設置於氮化矽層106的上表面上。遮罩110包括一或多個形成通過其的開孔114。藉由選擇性地允許n型摻雜物(例如，磷或砷)佈植進入p型矽基板102C中，開孔114促進n+接觸區112的形成，產生p型矽基板102D。n+接觸區112摻雜至大約1x1016原子/立方公分的濃度。P型矽基板102D之後被退火，以活化n+接觸區112的n型摻雜物與p+區108的p型摻雜物。
佈植處理之後，遮罩層110、氮化矽層106、與二氧化矽層102藉由濕式或乾式蝕刻而移除，以曝露p型矽基板102D的上表面，如同第一E圖所示。p型矽基板102D的曝露上表面包括p+區108與n+接觸區 112。在移除遮罩層110、氮化矽層106、與二氧化矽層102之後，二氧化矽層116生長於p型矽基板102D的表面上。二氧化矽層116類似於二氧化矽層104；但是，二氧化矽層116一般包括更少的缺陷，因為二氧化矽層116未受到佈植處理，不像二氧化矽層104。二氧化矽層116的較高品質相較於二氧化矽層104會增加最終電容性裝置的品質，因為電容性裝置的崩潰電壓會增加。
在生長二氧化矽層116之後，如同第一F圖所示，二氧化矽層116被圖案化，以形成二氧化矽層116E，其具有通過其的開孔118，如同第一G圖所示。開孔118係使用遮罩(未示)與蝕刻劑來形成，類似於開孔114的形成。定位第一開孔118，以通過二氧化矽層116E來曝露n+接觸區112，且定位第二開孔118，以曝露p+區108的一部分。開孔118促進電連接於n+接觸區112與p+區108。
在形成通過二氧化矽層116的開孔118之後，二氧化矽層120沉積於二氧化矽層116E上與開孔118內。例如使用四乙基矽酸鹽(TEOS,tetraethyl orthosilicate)作為前驅物，藉由化學氣相沉積，沉積二氧化矽層120。二氧化矽層120沉積至大約4000埃至大約6000埃的厚度，例如大約5000埃。二氧化矽層120電性隔離於後續形成於其中的互連接。
第一H圖例示中介層124，具有電容性裝置126形成於其內。中介層124包括互連接122A-122C形成於二氧化矽層120H內。藉由圖案化與蝕刻二氧化矽層120以形成二氧化矽層120內的通孔，而形成互連接122A-122C，因此產生二氧化矽層120H。之後將導電材料沉積於二氧化矽層120H內所形成的通孔內。導電材料較佳地包括銅，但是，其他導電材料(例如，鎢)也可設想到。例如藉由將導電材料化學氣相沉積於通孔內，且之後將導電材料化學機械研磨來平坦化其上表面，而形成互連接122A-122C。
互連接122A通過接觸128而電耦接於n+接觸區112。互連接122A適於通過其而供應電力。互連接122B通過接觸128而電耦接於p+區108。互連接122B適於作用為電性接地。互連接122C形成於二氧化矽層120H內，作為水平的互連接(例如，「金屬1」層)。雖然在中介層124 中僅顯示三個互連接122與兩個接觸128，可了解到，互連接的數量、接觸的數量與n+接觸區112的數量可以改變，以支援中介層124上所需的盡可能多的積體電路。例如，可設想到，裝置可包括兩個接地平面與多個電力平面，其具有不同的電壓，例如1伏、2.5伏、及/或3.3伏。
第一A至一I圖例示用於中介層的電容性裝置的形成的一具體實施例，但是，也可設想到其他具體實施例。在另一具體實施例中，可設想到，可使用化學氣相沉積或原子層沉積，來沉積二氧化矽層104。在又另一具體實施例中，可設想到，可藉由將p型矽基板102曝露至氧化性電漿，而形成二氧化矽層104。在另一具體實施例中，可設想到，可排除二氧化矽層104與氮化矽層106。在又另一具體實施例中，可設想到，可使用電漿增進式化學氣相沉積或熱化學氣相沉積，來沉積二氧化矽層120。在另一具體實施例中，可設想到，可使用物理氣相沉積，而形成互連接122。在另一具體實施例中，可設想到，可藉由將p型矽基板102C曝露至POCl3，而形成n+接觸區。在另一具體實施例中，可設想到，二氧化矽層116與二氧化矽層120可在單一處理中沉積，或者沉積為單一層。
根據本發明之一具體實施例，第二圖例示積體電路230，其位於中介層224上，中介層224包括電容性裝置226。中介層224與電容性裝置226類似於第一I圖所示的中介層124與電容性裝置；但是，中介層224包括額外的互連接222。中介層224在其上表面上支援複數個積體電路230(顯示兩個)。如同所示，中介層224包括兩個積體電路230在其上表面上；但是，可設想到，中介層224可支援多於兩個的積體電路230。積體電路230可為任何應用處理器、記憶體組件、RF組件、或其他積體電路。中介層224也可包括通過其的垂直設置的通孔(例如，矽通孔)，以促成至封裝基板或印刷電路板的電連接。
電容性裝置226類似於第一I圖所示的電容性裝置126；但是，電容性裝置226包括額外的n+接觸區112，以支援互連接222的增加數量，且減少積體電路230之間的信號雜訊。電容性裝置226係使用摻雜的半導體層(而非金屬-絕緣體-金屬堆疊)所形成，且因此，相較於包括金屬層的電容性裝置，生產上較不昂貴。另外，相較於金屬-絕緣體-金屬電容 的電容值(其具有大約2nF/cm2的電容值)，電容性裝置226的電容值係大約100奈法拉/平方公分(nF/cm2)。因此，相較於金屬-絕緣體-金屬去耦合電容，電容性裝置226減少較多的信號雜訊，且生產上較不昂貴。
根據本發明之另一具體實施例，第三A至三G圖例示用於中介層的電容性裝置的形成。如同第三A圖所示，中介層包括p型矽基板302。p型矽基板302包括摻雜的n+區308與設置於摻雜的n+區308之上的二氧化矽層316。二氧化矽層316在含氧環境中生長於p型矽基板302上，且之後，將n型摻雜物佈植進入p型矽基板302中達到摻雜物濃度為大約1x1015原子/立方公分。通常，摻雜物具有足夠的能量來穿透通過二氧化矽層316。二氧化矽層316生長至大約40埃至大約90埃的厚度。p型矽基板302之後受到退火，以活化n型摻雜物。
在活化n型摻雜物之後，多晶矽層334沉積於二氧化矽層316之上，如同第三B圖所示。藉由例如在二氧化矽層316的上表面上的矽烷的熱解，多晶矽層334沉積至大約1500埃至大約2500埃的厚度，例如2000埃。在形成多晶矽層334之後，n型摻雜物被佈植進入多晶矽層334，以形成多晶矽層334C，如同第三C圖所示。在摻雜多晶矽層334之後(因此產生多晶矽層334C)，然後使用遮罩(未示)與蝕刻劑，將多晶矽層334C圖案化，以形成多晶矽層334D，如同第三D圖所示。二氧化矽層320之後沉積於多晶矽層334D之上與二氧化矽層316上，如同第三E圖所示。使用四乙基矽酸鹽(TEOS)作為前驅物，藉由化學氣相沉積，沉積二氧化矽層320。二氧化矽層320沉積至大約4000埃至大約6000埃的厚度，例如大約5000埃。二氧化矽層320將後續形成於其中的互連接電性隔離。
之後蝕刻二氧化矽層320，以形成二氧化矽層320F，其具有通孔336A-336C在其中，如同第三F圖所示。通孔336A係形成來支援其中的互連接，且曝露多晶矽層334D。第二通孔336B係形成來支援其中的互連接，且曝露n+區308的一部分。第三通孔336C係形成於二氧化矽層320F中，來支援其中的互連接，且支援其中的金屬1互連接。在形成通孔336A-336C之後，金屬接觸(例如，鎢接觸328A)係設置於通孔336A中，以接觸於多晶矽層334D，如同第三G圖所示。另外，鎢接觸328B係 設置於通孔336B中，以接觸於n+區308。互連接322A-322C(例如，銅互連接)之後係設置於通孔336A-336C的每一者內。互連接322A係設置於通孔336A中，且電性耦接於鎢接觸328A。互連接322A促成將電力供應至耦接於中介層的積體電路。互連接322B係設置於通孔336B中，且電性耦接於鎢接觸328B。鎢接觸328B促成耦接於中介層的積體電路的電性接地。
第三G圖例示中介層324，其包括電容性裝置326。電容性裝置324功能上類似於電容性裝置226，且可用於取代它。電容性裝置326係使用摻雜的半導體層(而非金屬-絕緣體-金屬堆疊)所形成，且因此，相較於包括金屬層的電容性裝置，生產上較不昂貴。另外，相較於金屬-絕緣體-金屬電容的電容值(其具有大約2nF/cm2的電容值)，電容性裝置226的電容值係大約10nF/cm2。因此，相較於金屬-絕緣體-金屬去耦合電容，電容性裝置226減少較多的信號雜訊。
根據本發明之一具體實施例，第三A至三G圖例示電容性裝置的形成；但是，也可設想到另外的具體實施例。在一具體實施例中，可設想到，使用氧化的電漿，來形成二氧化矽層304。在另一具體實施例中，可設想到，藉由通過犧牲式氧化層來曝露p型矽基板，可形成n+區。犧牲式氧化層可之後透過蝕刻來移除，且二氧化矽層316可之後生長於p型矽基板的上表面上。在又另一具體實施例中，可設想到，電容性裝置326可形成於電容性裝置126上，以產生具有電容值分別大於電容性裝置126或電容性裝置326的電容性裝置。
雖然本發明之具體實施例係相關於特定摻雜物導電型(例如，p型或n型)來敘述，可了解到，藉由使用相反的導電型摻雜物來取代所述的那些，可形成本發明之電容性裝置。本文的敘述是表示例示的而非限制的。
本發明之具體實施例包括可形成中介層上的電容性裝置，以減少設置於中介層上的積體電路之間的信號雜訊與漏損。使用在中介層的上表面上之摻雜的半導體層，形成電容性裝置。在一具體實施例中，作用為中介層的p型矽基板具有其上表面摻雜有p型摻雜物。p型矽基板的上表 面之後被遮罩且曝露至n型摻雜物，以在p型矽基板的上表面上形成n+區接觸區。一或多個氧化層(例如，二氧化矽)之後形成於p型矽基板的上表面上。之後藉由圖案化與蝕刻，在一或多個氧化層中形成通孔，以曝露n+與p+接觸區。通孔之後被金屬化，以形成與接觸區的電連接。
在另一具體實施例中，藉由曝露p型矽基板的上表面至n型摻雜物，在中介層上形成電容性裝置。氧化層之後生長於p型矽基板的上表面上，且之後，多晶矽層沉積於氧化層上。多晶矽層摻雜有n型摻雜物，且被圖案化。第二氧化層之後沉積於多晶矽層與第一氧化層的已曝露部分之上。第一與第二氧化層之後被圖案化，以形成通孔，且曝露在多晶矽層與p型基板上的接觸區。通孔與接觸區被金屬化，以形成後續定位於中介層上的積體電路及在封裝期間中介層將定位於其上的封裝基板之間的電連接。
本發明之益處包括有效率且不昂貴的電容性裝置。使用摻雜的半導體層，形成電容性裝置，且因此，不需要較貴的金屬層。另外，本發明之電容性裝置的電容值大於使用金屬層的去耦合電容的電容值大約5倍至大約50倍。因此，本發明之電容性裝置更有效地減少相鄰積體電路之間的信號雜訊與漏損，藉此改善裝置性能。
雖然前述是關於本發明之具體實施例，本發明之其他與進一步具體實施例可被設想出而無偏離其基本範圍，且其範圍是由下面的申請專利範圍來決定。
324‧‧‧中介層
322A-322C‧‧‧互連接
328A‧‧‧鎢接觸
334D‧‧‧多矽層
326‧‧‧電容性裝置
328B‧‧‧鎢接觸
308‧‧‧n+區
302‧‧‧p型矽基板
316‧‧‧二氧化矽層
320F‧‧‧二氧化矽層

Claims (10)

  1. 一種裝置，用於積體電路，包括：一中介層，該中介層包含：一電容性裝置，包含：一基板，具有一第一導電型；該第一導電型的一摻雜區，在該基板的一上表面上；一第二導電型的一摻雜區，在該基板的該上表面上；一第一氧化層，設置於該基板的該上表面之上，該第一氧化層具有開孔通過其中，以曝露該第一導電型的該摻雜區的一部分與該第二導電型的該摻雜區的一部分；一第二氧化層，設置於該第一氧化層之上；及複數互連接，形成於設置於該第二氧化層中的通孔內；及一支撐面，適於支撐在其上的複數個積體電路，其中該電容性裝置將該複數個積體電路的一第二積體電路去耦該複數個積體電路的至少一第一積體電路。
  2. 如申請專利範圍第1項之裝置，其中該基板為一p型矽基板，該第一導電型為p型，且該第二導電型為n型。
  3. 如申請專利範圍第1項之裝置，其中該第一氧化層與該第二氧化層包含二氧化矽。
  4. 如申請專利範圍第1項之裝置，其中該第一氧化層具有大約10埃至大約200埃的一厚度。
  5. 如申請專利範圍第1項之裝置，其中該第一導電型的該摻雜區具有大約1x1015原子/立方公分的一摻雜物濃度。
  6. 一種裝置，用於積體電路，包括：一中介層，該中介層包含：一電容性裝置，包含：一基板，具有一第一導電型；一第二導電型的一摻雜區，在該基板的一上表面上；一第一氧化層，設置於該基板的該上表面之上，該第一氧化層具有 開孔通過其中，以曝露該基板的部分；一多晶矽層，設置於該第一氧化層上，該多晶矽層包括該第二導電型的一摻雜物；一第二氧化層，設置於該多晶矽層與該第一氧化層之上；及一複數互連接，形成於設置於該第二氧化層中的通孔內；及一支撐面，適於支撐在其上的複數個積體電路，其中該電容性裝置將該複數個積體電路內的一第二積體電路去耦該複數個積體電路至少一第一積體電路。
  7. 如申請專利範圍第6項之裝置，其中該第一氧化層具有大約40埃至大約90埃的一厚度。
  8. 如申請專利範圍第6項之裝置，其中該第二氧化層具有大約4000埃至大約6000埃的一厚度。
  9. 如申請專利範圍第6項之裝置，另包括一鎢接觸，其電性耦接一第一互連接與該多晶矽層。
  10. 如申請專利範圍第6項之裝置，其中該多晶矽層具有大約2000埃的一厚度。
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