TWI581375B - 電子封裝件及其製法 - Google Patents

Description

電子封裝件及其製法

本發明係有關一種封裝結構，尤指一種電子封裝件及其製法。

目前半導體封裝技術包括打線式(Wire bonding)及覆晶式(Flip Chip)半導體封裝技術。

參閱第1圖，習知打線式半導體封裝件1係使用一導線架10，其具有一晶片座100及形成於晶片座100周圍之複數導腳101，以將半導體晶片11藉由銀膠12黏接至該晶片座100上並以複數焊線13電性連接該半導體晶片11與該些導腳101，之後經由一封裝膠體14包覆該半導體晶片11、晶片座100、焊線13及局部導腳101。

然而，該銀膠12係以點膠(Dispenser)方式形成，因而於該半導體晶片11黏接該銀膠12時，該半導體晶片11會稍微滑移，且於形成該封裝膠體14時，該半導體晶片11會受到該封裝膠體14的衝擊作用力，故於上述情況之發生後，該半導體晶片11會產生偏移(如第1’圖所示之虛線所代表之半導體晶片11)，而此偏移量往往超出打線作業 中可校正焊線13之接點之範圍(焊線13由半導體晶片11打設至導腳101之作業需十分精確)，亦即該焊線13未能正確地打設於該導腳101上，致使該焊線13容易發生折損、結合力降低、或斷裂而脫落等現象，進而影響應用該半導體封裝件1之電子產品之良率。

因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明提供一種電子封裝件，係包括：絕緣層；電子元件，係設於該絕緣層中；複數止擋塊，係設於該絕緣層中並圍繞於該電子元件周圍；以及線路結構，係設於該絕緣層中並位於該些止擋塊周圍，使該些止擋塊位於該電子元件與該線路結構之間。

前述之電子封裝件中，復包括設於該絕緣層上並接觸該電子元件之散熱件。

本發明亦提供一種電子封裝件之製法，係包括：提供一承載板，該承載板表面定義有相鄰之佈線區及置晶區；形成線路結構於該承載板之佈線區上，且形成複數止擋塊於該承載板之置晶區之邊緣上；設置電子元件於該承載板之置晶區上；以及形成絕緣層於該承載板上，以包覆該電子元件、止擋塊與線路結構。

前述之製法中，復包括於形成該絕緣層後，移除部分或全部該承載板。

前述之電子封裝件及其製法中，該電子元件係齊平(或 外露)該絕緣層之表面。

前述之電子封裝件及其製法中，該止擋塊係齊平(或外露)於該絕緣層之表面。

前述之電子封裝件及其製法中，該線路結構係具有複數佈設於該承載板上(或於該止擋塊周圍)之導電線路及至少一佈設於該導電線路上之導電柱。例如，該導電線路係齊平(或外露於)該絕緣層之表面，且該導電柱係為銅柱體或焊錫柱體，而該導電柱係外露於該絕緣層之表面。

前述之電子封裝件及其製法中，復包括於形成該絕緣層前，該電子元件藉由複數焊線電性連接該線路結構。

前述之電子封裝件及其製法中，復包括形成線路層於該絕緣層上，以令該線路層電性連接該電子元件與該線路結構。

前述之電子封裝件及其製法中，復包括於該絕緣層上形成複數電性連接該線路結構之導電元件。

由上可知，本發明之電子封裝件及其製法，主要藉由該止擋塊之設計，以限制該電子元件之移動範圍，故於該電子元件黏結於該承載板上及形成該絕緣層時，該電子元件不會過度偏移，亦即偏移量不會超出打線作業中可校正焊線之接點之範圍，避免發生如習知技術之焊線折損或脫落等現象，進而有效提升該電子封裝件之良率；再者，透過該止擋塊之設計可提高電子元件之放置位置及電性連接該電子元件之精度，避免習知製程需逐一識別對位而影響產出，進而實現大版面量產目的；另外，本發明可同時完 成電子元件載具製作與電子元件封裝製程，進而降低整體封裝成本及生產時間。

1‧‧‧半導體封裝件

10‧‧‧導線架

100‧‧‧晶片座

101‧‧‧導腳

11‧‧‧半導體晶片

12‧‧‧銀膠

13,23‧‧‧焊線

14‧‧‧封裝膠體

2,2’,3,3’,3”‧‧‧電子封裝件

20‧‧‧承載板

200‧‧‧散熱件

21‧‧‧電子元件

21a‧‧‧作用面

21b‧‧‧非作用面

210‧‧‧電極墊

22‧‧‧止擋塊

24‧‧‧絕緣層

24a‧‧‧第一表面

24b‧‧‧第二表面

25‧‧‧線路結構

25a‧‧‧導電線路

250‧‧‧打線墊

251‧‧‧電性接觸墊

252,350‧‧‧導電跡線

26,26’‧‧‧導電柱

27,37‧‧‧導電元件

33‧‧‧線路層

330,331‧‧‧導電盲孔

A‧‧‧置晶區

B‧‧‧佈線區

第1圖係為習知半導體封裝件的剖視示意圖；第1’圖係為習知半導體封裝件的局部上視示意圖；第2A至2E圖係為本發明之電子封裝件之製法第一實施例之剖視示意圖；第2A’圖係為第2A圖之局部上視示意圖；第2D’圖係為第2D圖之局部上視示意圖；第2E’圖係為第2E圖之另一實施例之剖視示意圖；第3A至3C圖係為本發明之電子封裝件之製法第二實施例的剖視示意圖；以及第3C’及3C”圖係為第3C圖之其它不同實施例之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2E圖係為本發明之電子封裝件2之製法第一實施例之剖視示意圖。

如第2A及2B圖所示，提供一如金屬板之承載板20，該承載板20定義有相鄰之佈線區B及置晶區A，且形成一線路結構25於該承載板20之佈線區B上，並形成複數止擋塊22於該承載板20之置晶區A之邊緣上。

於本實施例中，該佈線區B係環繞呈矩形之該置晶區A之周圍，且該些止擋塊22環繞該置晶區A之邊緣，如第2A’圖所示。

再者，該線路結構25係具有複數導電線路25a及複數設於部分該導電線路25a上之導電柱26，其中，該導電線路25a具有複數打線墊250、複數電性接觸墊251及複數電性連接該打線墊250與該電性接觸墊251之導電跡線252(如第2A’圖所示)，且各該導電柱26係對應設於各該電性接觸墊251上。

又，藉由電鍍圖案化製程，該些止擋塊22與該些導電線路25a可一同製作，之後再以電鍍方式製作該導電柱26，該導電柱26係例如為銅柱體之金屬柱。

如第2C圖所示，設置一電子元件21於該承載板20 之置晶區A上，使該些止擋塊22環繞該電子元件21之周圍。接著，進行打線製程，該電子元件21藉由複數焊線23電性連接該些打線墊250，進而使該電子元件21藉由該導電線路25a電性連接該導電柱26。

於本實施例中，該電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，且該焊線23電性連接該打線墊250與該電極墊210，而該電子元件21以其非作用面21b藉膠材(圖略)結合至該承載板20之置晶區A上。

如第2D圖所示，形成一絕緣層24於該承載板20上，以包覆該電子元件21、止擋塊22、焊線23與線路結構25，其中，該絕緣層24具有結合至該承載板20上之第一表面24a及相對該第一表面24a之第二表面24b。

於本實施例中，該絕緣層24係如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該承載板20上。

再者，藉由如研磨方式之整平製程，使該導電柱26之端面齊平該絕緣層24之第二表面24b，以令該導電柱26之端面外露於該絕緣層24之第二表面24b。應可理解地，亦可形成複數開孔於該絕緣層24之第二表面24b上，以令該導電柱26之端面外露於該些開孔。

又，該絕緣層24之第一表面24a係齊平該電子元件21之非作用面21b、止擋塊22之表面及該導電線路25a之表面。

如第2E圖所示，蝕刻移除全部承載板20，以露出該絕緣層24之第一表面24a、該電子元件21之非作用面21b、止擋塊22、打線墊250及電性接觸墊251。

於本實施例中，形成複數如銲球之導電元件27於該絕緣層24之第二表面24b上。具體地，該些導電元件27係結合於該些導電柱26之端面上以電性連接該些電性接觸墊251。

再者，於另一實施例中，如第2E’圖所示，僅蝕刻移除部分承載板20，以保留位於該電子元件21之非作用面21b上之部分該承載板20(亦可選擇性地保留位於該電子元件21之非作用面21b及該止擋塊22上之部分該承載板20，即保留位於該承載板20之置晶區A上之部分該承載板20)，俾供作為散熱件200。

又，如第2E’圖所示，於第2B圖之製程中，該導電柱26’可為焊錫柱體。

第3A至3C圖係為本發明之電子封裝件3之製法第二實施例之剖視示意圖。本實施例與第一實施例之差異在於電子元件與線路結構之電性連接方式，而其它製程大致相同，故以下詳細說明相異處，而不再贅述相同處。

如第3A圖所示，係接續於第2B圖之製程，惟不進行打線作業，於設置該電子元件21後，直接形成該絕緣層 24。

於本實施例中，該導電線路25a具有複數電性連接該電性接觸墊251之導電跡線350，而未形成有打線墊，並令該線路結構25之導電柱26之端面外露出該絕緣層24。

如第3B圖所示，形成一線路層33於該絕緣層24之第二表面24b上，且該線路層33電性連接該電子元件21與該線路結構25之導電柱26。

於本實施例中，該線路層33具有複數延伸於該絕緣層24中之導電盲孔330，以電性連接該電子元件21之電極墊210。

如第3C圖所示，蝕刻移除全部承載板20，以露出該絕緣層24之第一表面24a、該電子元件21之非作用面21b、止擋塊22、導電跡線350及電性接觸墊251。

於本實施例中，復可形成複數如銲球之導電元件37於該絕緣層24之第一表面24a上。具體地，該些導電元件37係結合於該些電性接觸墊251之外露表面上以電性連接該些導電柱26。

再者，如第3C’圖所示，若該絕緣層24之第二表面24b高於該導電柱26之端面(即該絕緣層24覆蓋住該導電柱26)，則於第3B圖之製程中，該線路層33可具有複數延伸於該絕緣層24中之另一導電盲孔331，以電性連接該導電柱26。

或者，如第3C”圖所示，若該絕緣層24之第二表面24b齊平該電子元件21之作用面21a及該導電柱26之端 面，則於第3B圖之製程中，該線路層33可直接電性連接該電極墊210及該導電柱26，而不需形成導電盲孔。

另外，於該電子封裝件3,3’,3”中，應可理解地，可於該電子元件21之非作用面21b上接置一散熱件(圖略)。

本發明之製法係藉由止擋塊22之設計，以限制該電子元件21之位置，如第2D’圖所示，故於該電子元件21黏結於該承載板20上及形成該絕緣層24時，該電子元件21會受該止擋塊22阻擋而不會過度偏移，亦即偏移量不會超出打線作業中可校正焊線23之接點之範圍、或超出該線路層33之定位範圍，避免發生焊線23折損或脫落及線路層33未接觸該電極墊210等現象，進而有效提升該電子封裝件2,2’,3,3’,3”之良率。

本發明提供一種電子封裝件2,2’,3,3’,3”，係包括：一絕緣層24、一嵌埋於該絕緣層24中之電子元件21、複數止擋塊22以及一線路結構25。

所述之止擋塊22係嵌埋於該絕緣層24中並圍繞於該電子元件21周圍。

所述之線路結構25係設於該絕緣層24中並位於該些止擋塊22周圍，使該些止擋塊22位於該電子元件21與該線路結構25之間。

於一實施例中，該電子元件21之非作用面21b係外露於該絕緣層24之第一表面24a，且該電子封裝件3”之電子元件21之作用面21a係外露於該絕緣層24之第二表面24b。

於一實施例之電子封裝件2,2’,3,3’,3”中，該止擋塊22係外露於該絕緣層24之第一表面24a。

於一實施例中，該線路結構25係具有複數佈設於該些止擋塊22周圍之導電線路25a及複數佈設於該導電線路25a上之導電柱26,26’。例如，該導電線路25a係外露於該絕緣層24之第一表面24a，且該導電柱26,26’係為銅柱體或焊錫柱體，其外露於該絕緣層24之第二表面24b。

於一實施例之電子封裝件2,2’中，該電子元件21藉由複數焊線23電性連接該線路結構25。

於一實施例中，該電子封裝件3,3’,3”復包括一形成於該絕緣層24之第二表面24b上的線路層33，其電性連接該電子元件21與該線路結構25。

於一實施例中，該電子封裝件2’復包括一設於該絕緣層24之第一表面24a上並接觸該電子元件21的散熱件200。

於一實施例中，該電子封裝件3,3’,3”復包括形成於該絕緣層24之第一表面24a上的複數導電元件37。或者，該電子封裝件2,2’復包括形成於該絕緣層24之第二表面24b上的複數導電元件27。

綜上所述，本發明之封裝基板及其製法，係藉由該止擋塊之設計，以於形成該絕緣層時，該止擋塊會限制該電子元件之移動範圍，使該電子元件不會過度偏移，因而不會發生如習知技術所述之缺失；再者，透過該止擋塊之設計可提高電子元件之放置位置及電性連接該電子元件之精 度，避免習知製程需逐一識別對位而影響產出，進而實現大版面量產目的；另外，本發明可同時完成電子元件載具製作與電子元件封裝製程，進而降低整體封裝成本及生產時間。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧電子封裝件

21‧‧‧電子元件

21b‧‧‧非作用面

22‧‧‧止擋塊

23‧‧‧焊線

24‧‧‧絕緣層

24a‧‧‧第一表面

24b‧‧‧第二表面

25‧‧‧線路結構

25a‧‧‧導電線路

250‧‧‧打線墊

251‧‧‧電性接觸墊

26‧‧‧導電柱

27‧‧‧導電元件

Claims (21)

1. 一種電子封裝件，係包括：絕緣層；電子元件，係設於該絕緣層中；複數止擋塊，係形成於該絕緣層中並圍繞該電子元件周圍，且該止擋塊係外露於該絕緣層之表面；以及線路結構，係形成於該絕緣層中並位於該些止擋塊周圍，以令該些止擋塊位於該電子元件與該線路結構之間。
2. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件係外露於該絕緣層之表面。
3. 如申請專利範圍第1項所述之電子封裝件，其中，該線路結構係具有複數佈設於該止擋塊周圍之導電線路及至少一佈設於該導電線路上之導電柱。
4. 如申請專利範圍第3項所述之電子封裝件，其中，該導電線路係外露於該絕緣層之表面。
5. 如申請專利範圍第3項所述之電子封裝件，其中，該導電柱係為銅柱體或焊錫柱體。
6. 如申請專利範圍第3項所述之電子封裝件，其中，該導電柱係外露於該絕緣層之表面。
7. 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件係藉由複數焊線電性連接該線路結構。
8. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該絕緣層上並電性連接該電子元件與該線路結構之 線路層。
9. 如申請專利範圍第1項所述之電子封裝件，復包括設於該絕緣層上並接觸該電子元件之散熱件。
10. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該絕緣層上且電性連接該線路結構之複數導電元件。
11. 一種電子封裝件之製法，係包括：提供一承載板，其中該承載板表面定義有相鄰之佈線區及置晶區；形成線路結構於該承載板之佈線區上，且形成複數止擋塊於該承載板之置晶區之邊緣上；設置電子元件於該承載板之置晶區上；以及形成絕緣層於該承載板上，以包覆該電子元件、止擋塊與線路結構。
12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該電子元件之表面係齊平該絕緣層之表面。
13. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該止擋塊之表面係齊平該絕緣層之表面。
14. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該線路結構係具有複數佈設於該承載板上之導電線路及至少一佈設於該導電線路上之導電柱。
15. 如申請專利範圍第14項所述之電子封裝件之製法，其中，該導電線路之表面係齊平該絕緣層之表面。
16. 如申請專利範圍第14項所述之電子封裝件之製法，其中，該導電柱係為銅柱體或焊錫柱體。
17. 如申請專利範圍第14項所述之電子封裝件之製法，其中，該導電柱係外露於該絕緣層之表面。
18. 如申請專利範圍第11項所述之電子封裝件之製法，復包括於形成該絕緣層前，令該電子元件藉由複數焊線電性連接該線路結構。
19. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成線路層於該絕緣層上，以令該線路層電性連接該電子元件與該線路結構。
20. 如申請專利範圍第11項所述之電子封裝件之製法，復包括於形成該絕緣層後，移除部分或全部該承載板。
21. 如申請專利範圍第11項所述之電子封裝件之製法，復包括於該絕緣層上形成複數電性連接該線路結構之導電元件。