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TWI580051B - 用於高壓mosfet的處理方法和結構 - Google Patents

用於高壓mosfet的處理方法和結構 Download PDF

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TWI580051B
TWI580051B TW103116643A TW103116643A TWI580051B TW I580051 B TWI580051 B TW I580051B TW 103116643 A TW103116643 A TW 103116643A TW 103116643 A TW103116643 A TW 103116643A TW I580051 B TWI580051 B TW I580051B
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張磊
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金鐘五
軍 陳
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Description

用於高壓MOSFET的處理方法和結構
本發明主要關於半導體功率器件的結構和製備工藝。更確切的說，本發明是關於改良型高壓(HV)金屬氧化物半導體場效應電晶體(MOSFET)簡化製備工藝和結構性配置。
製備高壓(HV)MOSFET器件的傳統技術，由於存在各種取捨，進一步提高器件性能的話，仍然面臨許多困難和局限。在垂直半導體功率器件中，性能屬性之一的汲源電阻(即導通狀態電阻，常用RdsA表示，即Rds×主動區面積)與功率器件可承受的擊穿電壓之間存在取捨關係。為解決這些性能取捨所帶來的困難與局限，我們已研究了多種器件結構。為此還專門研發了特殊P-合成(PCOM)結構。確切地說，帶有PCOM結構的高壓(HV)MOSFET器件包括包圍著遮罩溝槽側壁的P-型摻雜區，以便在半導體襯底頂面上的P-型本體區和遮罩溝槽下方的P-型摻雜區之間形成連接。為了在溝槽側壁周圍形成側壁摻雜區，傳統方法採用帶有注入開口的附加的注入掩膜，在遮罩溝槽所選位置處的溝槽側壁上進行注入工藝。另外，為確保摻雜離子注入到溝槽側壁的底部，必須注入高能量的摻雜離子。需要使用附加掩膜以及高能摻雜離子工藝，都增加了製備成本。此外，溝槽側壁底部的高能注入以及擴散工藝，通常不易於控制摻雜區的形成。這些製備工藝的不確定性導致器件性能劇烈變化，不便於精確控制製備品質。
第1A圖表示傳統工藝中所用的注入掩膜100的俯視圖，第1B圖和第1C圖表示沿第1A圖的線1-1’和2-2’，利用傳統的工藝製備高壓(HV)MOSFET器件結構的兩個剖面圖。如第1A圖所示，注入開口11位於溝槽12所選區域上。為了製備能夠承受高功率操作的MOSFET器件，要形成PCOM(P-合成)結構。在該PCOM MOSFET結構中，透過注入開口11，在P-型本體區13下方的那部分區域16中，形成專用的摻雜區，從而如第1C圖所示，將P-型本體區和溝槽12下方的P-型摻雜區15連接起來。同時，在其他區域中，透過注入掩膜100，防止在本體區下方注入形成摻雜區。第1A圖所示的注入掩膜防止透過1-1’周圍區域中的溝槽側壁，注入摻雜物。第1B圖表示一種沒有摻雜區包圍著溝槽側壁的結構，連接溝槽底部下方的本體區和摻雜區。
如第1A圖至第1C圖所示的傳統製備工藝需要額外的注入掩膜。另外，需要高能注入P-型摻雜物，例如在Mev區中的P-型摻雜注入物，如第1C圖所示，在溝槽側壁周圍的本體區下方形成摻雜區。額外掩膜和高能注入的要求，增加了製備成本。
因此，對於本領域的技術人員來說，必須改善功率器件的製備方法，尤其是帶有PCOM結構的器件，才能解決上述技術局限。本發明的目的在於提出新型、改良的製備方法和器件結構，使之不再需要額外的注入掩膜和高能注入，從而克服上述困難與局限。
因此，本發明的一個方面在於，提出了一種新型、改良的製備方法，無需額外的注入掩膜和高能摻雜注入，就能實現溝槽側壁P-型摻雜區的注入，從而降低製備成本，並解決上述局限與困難。
確切地說，本發明的一方面在於，注入工藝利用了溝槽終 點處側壁的特殊結構，垂直於溝槽縱向的側壁裸露出來，打開空間作為溝槽的一部分。由於無需穿透半導體襯底，僅透過溝槽的開口空間，就能發射摻雜離子，因此，透過該終點溝槽，可以進行P-型摻雜區注入，無需使用高能摻雜離子，就能觸及形成在溝槽底部的底部P-型摻雜區。連接形成在半導體襯底頂面上的P-型本體區和溝槽底部P-型摻雜區的PCOM摻雜區，僅僅形成在溝槽終點的側壁處。與傳統方法相比，無需高能摻雜注入，節省了成本。
本發明的另一方面在於，在溝槽終點，沿溝槽側壁上方溝槽的軸向，透過開口空間，進行側壁摻雜注入，可以較好地控制注入工藝。更精確地控制器件性能參數，並且減少高能摻雜注入穿透襯底所帶來的不確定性導致的製備工藝變化。
在一個較佳實施例中，本發明提出了一種設置在半導體襯底中的半導體功率器件。該半導體功率器件包括多個遮罩溝槽，形成在半導體襯底的頂部，每個遮罩溝槽都有一個溝槽終點，終點側壁垂直於溝槽的縱向方向，並且從頂面開始垂直向下延伸到溝槽底面。該半導體功率器件還包括一個溝槽底部P-型摻雜區，設置在溝槽底面下方，以及一個側壁P-型摻雜區，沿終點側壁設置，其中側壁P-型摻雜區沿溝槽的終點側壁垂直向下延伸，以觸及溝槽底部P-型摻雜區，並將溝槽底部P-型摻雜區連接到形成在半導體襯底頂面的P-型本體區。
在一個較佳實施例中，本發明還提出了一種用於在半導體襯底上製備半導體功率器件的方法。該方法包括以下步驟：a)在半導體襯底上方使用一個硬氧化物掩膜，然後根據預定義的溝槽結構形成硬氧化物掩膜的圖案；b)透過帶圖案的硬掩膜刻蝕，在半導體襯底的頂部形成多個溝槽，每個溝槽都有一個溝槽終點，終點側壁垂直於溝槽的縱向方向， 並從頂面開始垂直向下延伸到溝槽底面；c)利用垂直(零度)高能注入在溝槽底面下方形成溝槽底部P-型摻雜區，然後除去硬掩膜；d)在溝槽的側壁和底部的矽表面上方，生長一個氧化物襯裡；以及e)利用低能傾斜注入，其中沿預定的傾斜角度，注入摻雜離子，沿垂直側壁形成側壁P-型摻雜區，側壁P-型摻雜區沿溝槽終點側壁垂直向下延伸，以觸及溝槽底部P-型摻雜區，並將溝槽底部P-型摻雜區連接到形成在半導體襯底頂面上的P-型本體區。在一個實施例中，注入的摻雜離子傾斜角與側壁表面大約呈45度角。
11‧‧‧注入開口
12‧‧‧溝槽
13‧‧‧P-型本體區
15‧‧‧P-型摻雜區
16‧‧‧區域
100‧‧‧注入掩膜
101‧‧‧襯底
110‧‧‧溝槽終點側壁
110’‧‧‧溝槽終點側壁
111‧‧‧硬掩膜
115‧‧‧薄氧化層
120‧‧‧溝槽
120’‧‧‧溝槽
125’‧‧‧氧化層
130‧‧‧P-型摻雜區
140‧‧‧P-型摻雜區
142‧‧‧材料層
t2‧‧‧厚度
t1‧‧‧厚度
t‧‧‧厚度
第1A圖表示傳統工藝中所用的注入掩膜的俯視圖，第1B圖和第1C圖表示穿過第1A圖所示的注入掩膜100上生長的溝槽，沿兩個不同的方向，PCOMP結構的兩個側視圖。
第2A圖表示半導體襯底上傳統的溝槽結構的俯視圖。
第2B、2C-1、2C-2、2D-1、2D-2、2E-1、2E-2圖所示的側視圖分別表示在本發明所述溝槽的兩個不同方位上製備PCOMP結構的工藝步驟。
第2F-1圖和第2F-2圖所示的側視圖表示第2E-1圖和第2E-2圖所示的可選實施例。
第2G-1、2G-2、2H-1和2H-2圖所示的側視圖分別表示圖2E-1和2E-2所示的另一個可選實施例。
第3A圖表示在本發明的半導體襯底上，不同長度溝槽的可選結構的俯視圖。
第3B圖表示垂直和傾斜注入形成PCOMP結構之後，半導 體襯底的俯視圖。
第2A圖表示在半導體襯底上傳統的溝槽結構的俯視圖。第2B、2C-1、2C-2、2D-1、2D-2、2E-1、2E-2、2F-1、2F-2、2G-1、2G-2、2H-1和2H-2圖所示的側視圖，分別表示在本發明的不同實施例中，沿第2A圖中的線1-1’和線2-2’，製備PCOM結構配置的工藝步驟。
如第2A圖所示，多個溝槽120形成在半導體襯底101上，每個溝槽120都具有一個溝槽終點側壁110。製備多個溝槽120如下所述：如第2B圖所示，在半導體襯底上方沉積一個氧化物硬掩膜111；然後，根據與如第2A圖所示類似的預定義結構，形成硬掩膜111的圖案；然後透過帶圖案的硬掩膜111，各向異性地刻蝕掉半導體襯底101，形成多個溝槽120，如第2C-1和2C-2圖所示，每個溝槽120都有溝槽終點110。
首先進行垂直高能P-型摻雜注入(零度)，透過帶圖案的硬掩膜111，在溝槽120的底面下方形成P-型摻雜區130，如第2D-1和2D-2圖所示。P-型摻雜區130在溝槽底部作為RESURF，提供最大的擊穿電壓(BV)閉鎖性能。
如第2E-1和2E-2圖所示，去除硬掩膜111，然後在襯底101的頂面上、在溝槽120的側壁和底面上以及在終點側壁110處，沉積一個薄氧化層115，相同的厚度用t表示。然後進行低能傾斜P-型摻雜注入，例如45度角。在第2E-1圖中，在襯底的頂面上、溝槽120的底面下方，以及溝槽側壁周圍的頂部，製備P-型摻雜區140。在第2E-2圖中，在溝槽120的終點處的終點側壁110處，也進行傾斜注入，因此沿溝槽終點側壁110的整個長度、在溝槽120的底面下方以及襯底101的頂面上，製備P-型摻雜區140。獲得PCOMP結構配置，所形成的P-型摻雜區140 沿溝槽終點側壁110的整個長度，溝槽終點側壁110將P-本體區(圖中沒有表示出)連接到底部P-型摻雜區130，無需額外的注入掩膜，並且無需高能注入。製備工藝繼續進行標準的工藝步驟，完成整個器件。
在第2E-1和2E-2圖中，如上所述，在襯底101的頂面上以及溝槽120和終點側壁110的側壁和底面上，沉積一個厚度t均勻薄氧化層115。第2F-1和2F-2圖所示的側視圖與第2E-1和2E-2圖類似。在本實施例中，氧化層125’沉積在襯底101的頂面上以及溝槽120的底面上，氧化層125’的厚度t2大於氧化層125的厚度t1，氧化層125覆蓋著溝槽120的側壁和溝槽終點側壁110。氧化層125’的厚度t2非常大，可以防止注入襯底101的頂面以及溝槽120的底面以下。因此，進行低能傾斜角注入後，如第2F-1圖所示，P-型摻雜區140僅形成在溝槽120側壁周圍的頂部。在第2F-2圖中，P摻雜區140僅沿溝槽終點側壁110的整個長度形成。因此，獲得PCOMP結構配置，所形成的摻雜區140沿溝槽終點側壁110的整個長度，將形成在半導體襯底底面的P-型本體區(圖中沒有表示出)連接到底部P-型摻雜區130，無需額外的注入掩膜，無需高能注入。按照標準的製備過程，完成整個器件的製備。
在一個可選實施例中，如果厚度t均勻的薄氧化層115沉積在襯底101的頂面上，以及溝槽120和終點側壁110的側壁和底面上，與第2E-1和2E-2圖所示類似，防止傾斜注入穿通溝槽120底部的氧化層，在進行傾斜注入之前，如第2G-1和2G-2圖所示，先在溝槽120的底部沉積一層犧牲材料142，沉積厚度可控。層142可以是高密度等離子(HDP)氧化物光致抗蝕劑、TEOS等等。因此，進行低能傾斜角注入後，如第2G-1圖所示，P-型摻雜區140僅僅形成在溝槽120側壁周圍的頂部以及半導體襯底101的頂面，在第2G-2圖中，所形成的P摻雜區140僅僅沿溝槽終點側壁110的整個長度以及半導體襯底101的頂面上。然後，在用多晶矽 填充溝槽120的下一個工藝步驟之前，如第2H-1和2H-2圖所示，先去除犧牲材料層142。按照標準的製備過程，完成整個器件的製備。
第3A-3B圖表示本發明的一個可選實施例。如第3A圖所示，本發明所述的半導體襯底101上的一個可選溝槽結構的俯視圖，在預定區域製備溝槽終點，可以調節溝槽120’的長度(例如使溝槽120’的長度小於第2A圖所示的溝槽120的長度)，從而調節溝槽終點側壁110’的密度以及PCOMP結構配置的密度，因此帶有P-型摻雜區的PCOMP結構配置沿溝槽終點側壁的整個長度，將形成在半導體襯底頂面上的P-型本體區連接到溝槽底部P-型摻雜區，PCOMP結構配置分佈在半導體襯底的整個區域上。第3B圖表示利用上述製備PCOMP結構配置的注入工藝，進行注入之後的半導體襯底101的俯視圖。如第3B圖所示，透過溝槽硬掩膜垂直注入P-型摻雜物，可以在溝槽120’的底面下方構成P-型摻雜區130，在溝槽終點側壁110’處傾斜注入P-型摻雜物，可以沿溝槽終點側壁110’的整個長度形成P-型摻雜區140。根據兩個相鄰溝槽120’的兩個終點之間的空間，P-型摻雜區140可以合併在一起，如第3B圖所示，或者相互間隔開(圖中沒有表示出)。
儘管本發明的內容已經透過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
101‧‧‧襯底
120’‧‧‧溝槽
130‧‧‧P-型摻雜區
140‧‧‧P-型摻雜區

Claims (11)

  1. 一種設置在半導體襯底中的半導體功率器件，包括：多個形成在一半導體襯底頂部的溝槽，每個該溝槽都有一溝槽終點，一溝槽終點側壁垂直於一溝槽長度方向，從一頂面開始垂直向下延伸到一溝槽底面；以及一設置在該溝槽底面下方的一溝槽底部摻雜區，以及一設置在該溝槽終點側壁的一側壁摻雜區，其中該側壁摻雜區沿該溝槽終點側壁垂直向下延伸，以觸及該溝槽底部摻雜區，將該溝槽底部摻雜區連接到該半導體襯底的頂面；位於兩個相鄰該溝槽的兩個溝槽終點處的該側壁摻雜區合併在一起。
  2. 如申請專利範圍第1項所述的半導體功率器件，其中該些溝槽中的每個該溝槽都墊有一絕緣層，該絕緣層覆蓋著一側壁和該溝槽底部表面。
  3. 如申請專利範圍第1項所述的半導體功率器件，其中該些溝槽中的每個該溝槽都墊有一絕緣層，該絕緣層覆蓋著一側壁和該溝槽底面，其中該絕緣層覆蓋該側壁和該溝槽底面的厚度大致相同。
  4. 如申請專利範圍第1項所述的半導體功率器件，其中該些溝槽中的每個該溝槽都墊有一絕緣層，該絕緣層覆蓋著一側壁和該溝槽底面，其中該絕緣層覆蓋該側壁的厚度小於該絕緣層覆蓋該溝槽底面的厚度。
  5. 如申請專利範圍第1項所述的半導體功率器件，其中配置該 些溝槽中的每個該溝槽，在兩個特定位置之間延伸，其中該溝槽具有不同的長度，其中該溝槽終點分佈在該半導體襯底的整個區域上的指定位置處。
  6. 如申請專利範圍第1項所述的半導體功率器件，還包括一高壓(HV)MOSFET器件。
  7. 如申請專利範圍第1項所述的半導體功率器件，還包括一高壓(HV)IGBT器件。
  8. 一種用於在半導體襯底上製備半導體功率器件的方法，包括：在一半導體襯底上方沉積一硬掩膜，並根據預定義的溝槽結構形成硬掩膜的圖案；透過帶圖案的該硬掩膜，刻蝕該半導體襯底，在該半導體襯底頂部形成多個溝槽，每個該溝槽都有一溝槽終點，一終點側壁垂直於一溝槽長度方向，從該半導體襯底頂面開始垂直向下延伸到一溝槽底面；利用垂直高能注入，在該溝槽底面下方形成一溝槽底部摻雜區，然後去除該硬掩膜；沉積一絕緣層，覆蓋一溝槽側壁，以及該溝槽底面；並且進行低能傾斜注入，以便沿該終點側壁形成一側壁摻雜區，其中該側壁摻雜區沿該溝槽的該終點側壁垂直向下延伸，以觸及該溝槽底部摻雜區，將該溝槽底部摻雜區連接到該半導體襯底的頂面。
  9. 如申請專利範圍第8項所述的方法，其中覆蓋著該溝槽側壁 的該絕緣層和用於覆蓋該溝槽底面的該絕緣層厚度大致相同。
  10. 如申請專利範圍第8項所述的方法，其中覆蓋著該溝槽側壁的該絕緣層厚度小於覆蓋著該溝槽底面的該絕緣層厚度。
  11. 如申請專利範圍第8項所述的方法，其中透過帶圖案的該硬掩膜刻蝕該半導體襯底，在一半導體頂部形成多個溝槽的步驟，還包括所製備的每個該溝槽都在兩個預定位置之間延伸，該些溝槽具有不同的長度，其中該溝槽終點分佈在該半導體襯底整個區域上的指定位置處。
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