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TWI578495B - 製造半導體裝置之方法和製造晶圓的方法，及其半導體裝置和晶圓 - Google Patents

製造半導體裝置之方法和製造晶圓的方法，及其半導體裝置和晶圓 Download PDF

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TWI578495B
TWI578495B TW101103153A TW101103153A TWI578495B TW I578495 B TWI578495 B TW I578495B TW 101103153 A TW101103153 A TW 101103153A TW 101103153 A TW101103153 A TW 101103153A TW I578495 B TWI578495 B TW I578495B
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Description

製造半導體裝置之方法和製造晶圓的方法，及其半導體裝置和晶圓
本發明與完全空乏CMOS裝置有關，具體而言，本發明與用於製造嵌入式DRAM裝置與具有反向偏壓能力之完全空乏SOI電晶體共整合在同一底材上之晶圓有關，其中該些晶圓含有本質半導體層。
在目前及未來之半導體製造領域中，例如互補式金屬氧化物半導體(CMOS)技術，絕緣體上半導體(SeOI)，尤其是絕緣體上矽(SOI)半導體裝置，的重要性正日漸增加。
對於高效能CMOS電子產品而言，嵌入式DRAM裝置變得越來越重要，因其封裝密度相較於傳統SRAM能夠顯著提高。而且與外部SRAM/DRAM架構相較，嵌入式DRAM裝置可以達到高度整合、較低噪音及耗電，以及較高頻帶寬度等目標。此外，就電晶體裝置的擴充性而言，平面式完全空乏SOI電晶體是一條具有成本效益的途徑。平面式完全空乏SOI電晶體的好處在其允許施加反向偏壓以調整臨界電壓，從而減少漏電流並/或提升效能。利用反向偏壓，電壓(Vt)便可以動態方式加以改變。而要提供最佳的反向偏壓效益，使用相對較薄之埋置氧化物(buried oxide,BOX)層，例如厚度在範圍5 nm至50 nm內者，是有必要的。
目前已知可在含有預先摻雜之n層的晶圓基礎上製作嵌入式DRAM，該預先摻雜之n層係形成於操作底材中，直接位於BOX底下且相當厚，通常為若干微米，以容納DRAM之整個電容溝渠(capacitor trench)。舉例而言，濃度為1019 cm-3之一含磷n+層可以作為電容底板使用。該n+層對eDRAM的擴充極為重要。但是當包含反向偏壓之平面式完全空乏(或部分空乏)SOI電晶體之一邏輯部分要和嵌入式DRAM整合在一起時，問題便產生了，因為該預先摻雜之n+層會嚴重妨礙該些反向偏壓部件的製作。各個反向偏壓區域在電氣上必須彼此絕緣，這樣在不同電壓下對該些區域施加偏壓時才不致發生高漏電流。要達到該程度之絕緣，吾人需要在一反向偏壓區域至另一反向偏壓區域之電流路徑上提供逆向偏壓接面。吾人通常在操作底材頂部提供N層及P層以產生所需接面，然後以淺溝渠隔離(STI)構造垂直切入，使各區域彼此絕緣。
此種多層構造有可能從eDRAM所需之厚N+層開始製作，但需要高植入劑量以穿透SOI層及BOX層而植入。這種方式並不令人滿意，因為可能會產生缺陷並使SOI層也被摻雜。
有鑑於此，本發明對於此一根本問題提供了一種整合製造嵌入式DRAM與反向偏壓電晶體之方法。
為解決上述問題，茲提供一種製造一晶圓之方法，該方法之步驟包括：在一半導體底材上提供(例如形成)一摻雜層；在該摻雜層上提供(例如形成)一第一半導體層；在該第一半導體層上提供(例如形成)一埋置氧化物層；以及在該埋置氧化物層上提供(例如形成)一第二半導體層。
前述問題亦可以應用此處提供之晶圓加以解決，該晶圓包括一半導體底材；形成於該半導體底材上之一摻雜層；形成於該半導體底材上之一第一半導體層；形成於該第一半導體層上之一埋置氧化物層；以及形成於該埋置氧化物層上之一第二半導體層。
以此方式提供之晶圓有利於製造與一邏輯部分整合在一起之一嵌入式DRAM，其中該邏輯部分包括SOI電晶體，該些電晶體被施加反向偏壓以控制臨界電壓。與本發明所屬技術領域不同的是，此處不需要對傳統晶圓進行任何複雜處理以便為該重摻雜(heavily doped)嵌入摻雜層之提供所需之反向偏壓區域之形成做準備。相反的，此處所提供之第一(本質)半導體層可以視該邏輯部分之SOI電晶體需要，很容易地轉變成n型摻雜或p型摻雜之反向偏壓區域，經由使該反向偏壓區域之摻雜在N型或P型之間改變，第一級之Vt調整成為可能。
依照具體範例，該底材為矽製或包括矽(多晶或單晶)。該第一半導體層及該第二半導體層均可以包括矽或由矽所構成。該埋置氧化物層可以包括一SiO2化合物。該摻雜層可以為，舉例而言，摻雜n+之矽，例如包括含磷摻雜物之矽。此等含磷摻雜物之濃度可以在大約1018 cm-3至1020 cm-3之範圍內，更具體而言為大約1019 cm-3。
就此處所提供之晶圓之各層厚度而言，有以下合適之選擇，例如：該第一半導體層之厚度可以在10 nm至300 nm之範圍內，更具體而言為50 nm至150 nm。該第二半導體層之厚度可以在5 nm至100 nm之範圍內，更具體而言為5 nm至20 nm。如果必須在該晶圓之一邏輯部分中形成一完全空乏SOI，可以提供特別薄之一第二半導體層(5 nm至15 nm)。如果必須在該晶圓之一邏輯部分中形成一部分空乏SOI，則可以提供稍微厚些之一第二半導體層(最厚可至約100 nm)。該埋置氧化物層之厚度可以在5 nm至200 nm之範圍內，更具體而言為5 nm至25 nm，且該摻雜層之厚度可以在1 μm至10 μm之範圍內。
依照一實施例，該晶圓可以某種晶圓移轉製程為基礎來製造，例如包含Smart Cut製程之晶圓移轉製程。該摻雜層及該第一半導體層可以生長在該半導體底材上，該第二半導體層可以生長在一施體底材上，而該晶圓則可以經由利用該埋置氧化物層使該第一及第二半導體層黏附在一起，並使該施體底材脫離而獲得。
詳細而言，依照一範例製造該晶圓包括在該半導體底材上生長該磊晶摻雜層，以及在該摻雜層上生長該第一半導體磊晶層之該些步驟。上文提及在該埋置氧化物層上形成該第二半導體層之步驟可以包括：在一施體底材上生長該第二半導體層以獲得一施體晶圓；在生長於該施體底材上之該第二半導體層上形成一第一氧化物層；及/或在生長於該摻雜層上之該第一半導體磊晶層上形成一第二氧化物層；以及利用該第一及/或第二中間埋置層，將該施體晶圓黏附至生長於該摻雜層上之該第一半導體磊晶層，其中該第一及/或第二氧化物層形成該埋置氧化物層，以及使該施體底材脫離(參見下文詳細敘述)。如此一來便能夠避免該些半導體層之重大缺陷，以可靠方式形成所需之晶圓。
該製造晶圓之方法可以進一步包括以n型或p型摻雜物摻雜該第一半導體層之至少一區域。例如，該第一半導體層在該底材上生長期間，該第一半導體層可以進行某種預先摻雜。預先摻雜可以以大約1018 cm-3之濃度進行。進一步的摻雜可以在稍後的處理步驟時進行，也就是在一嵌入式DRAM(連同含有反向偏壓電晶體之一邏輯部分)以此處所提供之晶圓為基礎來製造時進行。
該晶圓之上述該些範例可以用於製造一半導體裝置，該半導體裝置在該晶圓之第一區域包含一嵌入式DRAM裝置，且在該晶圓之第二區域包含一反向偏壓電晶體。更具體而言，此處提供一種製造一半導體裝置之方法，該方法之步驟包括提供一晶圓，該晶圓係依照上述該些範例其中之一之方法而獲得；在該晶圓之第一區域(DRAM部分)中形成一嵌入式DRAM裝置，其包括形成一電容溝渠，該電容溝渠從該第二半導體層至少部分延伸進該摻雜層內；以及在該晶圓之第二區域(邏輯部分)，該區域以一淺溝渠隔離構造與該第一區域分隔，中形成一反向偏壓電晶體，其包括在該第一半導體層中形成一反向偏壓區域。該反向偏壓區域之形成，具體而言可以包括在依照上述該些範例其中之一提供該晶圓之第一半導體層之後，摻雜該第一半導體層。
應用本方法，可以很容易地製造出一嵌入式DRAM裝置，其中該嵌入式DRAM裝置同時包含供該DRAM使用之一電容底板及供一SOI電晶體使用之一反向偏壓區域，其中該電容底板之形式為該第一(本質)半導體層下方之相對重摻雜層，而該SOI電晶體則係形成於該第一(本質)半導體層中。
此外，此處亦提供一半導體裝置，其包括依照上述該些範例其中之一而提供之一晶圓；而且整合在該晶圓上的有一嵌入式DRAM裝置，其包括從該第二半導體層至少部分延伸進該摻雜層之一電容溝渠內，及在該第二半導體層中具有一通道區域之一控制FET；以及一反向偏壓SOI電晶體，其包括該第二半導體層中之一通道區域、該第一半導體層中之一摻雜反向偏壓區域，及用於對該摻雜反向偏壓區域施加偏壓之一接點。
依照一範例，在此處所提供之半導體裝置中，該第一半導體層在鄰近該埋置氧化物層之一上半區域中有摻雜質，在鄰近該摻雜層之一下半區域中則未摻雜質。經由只摻雜該第一半導體層之上半表面區域，可以保證在兩個個別接點之間的下半區域有足夠高的電阻率，該些接點之提供係為了對該半導體裝置之邏輯部分中的兩個不同電晶體施加反向偏壓。
該半導體裝置可以包括若干個反向偏壓SOI電晶體，該些電晶體以淺溝渠隔離構造彼此分隔並與該嵌入式DRAM裝置分隔，該些淺溝渠隔離構造從該第二半導體層至少部分延伸進該摻雜層內，或延伸進該半導體底材內。該控制FET及該些反向偏壓電晶體均可以作為完全空乏或部分空乏之電晶體裝置而提供。
本發明之其他特點及優點將配合圖式加以敘述。在敘述中將提及所附圖式，其用意在於呈現本發明之較佳實施例。應了解的是，此等實施例不代表本發明之全部範圍。
依照本發明製造一晶圓之一具體範例將參考圖1敘述如下。在一施體底材1中以離子植入方式形成一成核層2。離子植入會在該些植入離子之主要濃度處造成一弱化區。其植入能量可以在大約5 keV至20 keV之範圍內，而植入劑量可以選擇使其落在諸如5 x 1016至5 x 1017 ions/cm2之範圍內。在該施體底材1上形成一矽層3。接著，在該矽層3之頂部形成一氧化物層4。提供另一底材5，例如提供一矽底材5。在該矽底材5上形成一摻雜層6，例如以濃度為1019 cm-3之含磷摻雜物摻雜之一矽層。在該摻雜層6上形成一矽層7。舉例而言，矽層7可以應用磊晶方式生長，且在磊晶生長期間可以加入某種摻雜物。接著，在該矽層7頂部形成另一氧化物層8。
然後，藉由該些氧化物層4及8之自由表面，使包含該施體底材1及包含該矽底材5之構造彼此黏附，如圖1中箭號所示。接著，對該黏附構造施加應力，例如熱應力及/或機械應力，以使該施體底材1及該成核層2脫離。為達成此目的，可以採用Smart Cut製程，舉例而言，以大約500℃至600℃之溫度進行熱處理，處理時間可以從大約30分鐘至最長約3小時。另一種方式為，應用本發明所屬技術領域已知之雷射剝離(laser lift-off)技術使該施體底材1脫離。
完成脫離及諸如研磨及/或化學機械研磨之表面處理後，所獲得之晶圓如圖1下半部所呈現。配置在該矽底材5上方的是該摻雜層6。配置在該摻雜層6上方的是該第一(本質)矽層7。配置在該矽層7上方的是因該些氧化物層4及8黏附在一起而形成之一埋置氧化物層9。配置在該埋置氧化物層9上方的是該第二矽層3。該晶圓各層之厚度範例如下。該摻雜層6之厚度可以為大約數μm，例如2 μm至5 μm。該(本質)矽層7之厚度可以為大約50 nm。該埋置氧化物層9之厚度可以為5 nm至25 nm，而該頂部矽層3之厚度可以為5 nm至20 nm。
圖2呈現一DRAM部分A中一嵌入式DRAM裝置與一邏輯部分B之SOI電晶體整合在一起，以處理利用圖1所示之晶圓所製造之該些DRAM。該DRAM部分A呈現於圖2左邊，該邏輯部分B呈現於圖2右邊。在該DRAM部分A中，可以看到一電容深溝渠10延伸至該摻雜層6，該摻雜層之功能係作為電容背板。一控制FET 11在該DRAM部分A中形成，並有一通道區域形成於該上部矽層3中。該控制FET 11可以製作成完全空乏或部分空乏之一裝置。該上部矽層3之相應厚度則依此而選定。
該DRAM部分A及該邏輯部分B以一淺溝渠隔離構造12彼此分隔。形成於該邏輯部分B中的多個電晶體13亦以淺溝渠隔離構造12彼此分隔。該矽層7之多個區域可以容易地加以轉變成摻雜區域，以形成該些電晶體13之反向偏壓區域。例如，該邏輯部分B中左邊電晶體13下方之該矽層7之一區域可以為濃度大約1018 cm-3之n型摻雜，而該邏輯部分B中右邊電晶體13下方之該矽層7之一區域則可以為濃度大約1018 cm-3之p型摻雜，視吾人想要在該些電晶體通道中所誘發之電壓偏移而定，其中該些電晶體通道係形成於該上部矽層3內。此外，圖2亦呈現用於施加反向偏壓之多個接點14。該邏輯部分B中的多個N型反向偏壓區域透過該n+摻雜層6彼此連結。為確保兩個反向偏壓接點之間有足夠的電阻率，可能需要使該本質矽層7之某部分保持未摻雜或p型摻雜。因此，此處所提供之本質矽層7可以具有大約100 nm至300 nm之厚度。
應注意的是，該些淺溝渠隔離構造12可以部分延伸進該摻雜層6內。該些淺溝渠隔離構造12亦可以穿透該摻雜層6，延伸進該底材5內，從而切穿該n+摻雜層6。不同的嵌入式DRAM塊可以利用伸入該底材5之此等淺溝渠隔離構造12加以分隔。
前述所有實施例之用意並非限制本發明，而是作為呈現本發明特點及優點之範例。應了解的是，上述該些特點之部分或全部亦能夠以不同方式加以組合。
1．．．施體底材
2．．．成核層
3、7．．．矽層
4、8．．．氧化物層
5．．．矽底材
6．．．摻雜層
9．．．埋置氧化物層
10．．．電容深溝渠
11．．．控制FET
12．．．淺溝渠隔離構造
13．．．電晶體
14．．．接點
圖1呈現依照本發明之製造晶圓方法之一範例，其中該晶圓包含一本質半導體層。
圖2呈現與一邏輯部分之反向偏壓SOI電晶體整合在一起之一嵌入式DRAM裝置，該裝置係以圖1所示之晶圓為基礎而製造。
1‧‧‧施體底材
2‧‧‧成核層
3、7‧‧‧矽層
4、8‧‧‧氧化物層
5‧‧‧矽底材
6‧‧‧摻雜層
9‧‧‧埋置氧化物層

Claims (17)

  1. 一種製造一半導體裝置之方法，該方法之步驟包括在一半導體底材上提供一摻雜層；在該摻雜層上提供一第一本質半導體層；在該第一本質半導體層上提供一埋置氧化物層；以及在該埋置氧化物層上提供一第二半導體層。
  2. 如申請專利範圍第1項之方法，其中該摻雜層係生長在該半導體底材上。
  3. 如申請專利範圍第1項或第2項之方法，其中該半導體裝置係經由利用該埋置氧化物層使該第一及第二半導體層黏附在一起而獲得。
  4. 如前述申請專利範圍第1項之方法，其中該埋置氧化物層係形成於該第一本質半導體層上。
  5. 如前述申請專利範圍第1項之方法，其中在該埋置氧化物層上提供該第二半導體層可包括在一施體底材上生長該第二半導體層以獲得一施體晶圓；在生長於該施體底材上之該第二半導體層上形成一第一氧化物層；及/或在生長於該摻雜層上 之該第一本質半導體磊晶層上形成一第二氧化物層；以及經由該第一及/或第二中間埋置層，將該施體底材黏附至生長在該摻雜層上之該第一本質半導體磊晶層，其中該第一及/或第二氧化物層形成該埋置氧化物層；以及使該施體底材脫離。
  6. 如前述申請專利範圍第1項之方法，其中該摻雜層為生長在該半導體底材上之一磊晶摻雜層；且/或該第一本質半導體層為生長在該摻雜層上之一磊晶層；及/或其中在該埋置氧化物層上提供該第二半導體層之步驟包括在一施體底材上生長該第二半導體層以獲得一施體晶圓；及/或在生長於該施體底材上之該第二半導體層上形成一第一氧化物層；及/或在生長於該摻雜層上之該第一本質半導體磊晶層上形成一第二氧化物層；以及將該施體晶圓黏附至生長在該摻雜層上之該第一本質半導體層，其中該第一及/或第二氧化物層形成該埋置氧化物層；以及使該施體底材脫離。
  7. 如前述申請專利範圍第1項之方法，其更包括以n型或p型 摻雜物摻雜該第一本質半導體層之至少一個區域。
  8. 一種製造一半導體裝置之方法，該方法包括提供一晶圓，該晶圓係依照前述申請專利範圍中任一項之方法而獲得；在該晶圓之一第一區域中形成一嵌入式DRAM裝置；以及在該晶圓不同於該第一區域之一第二區域中形成一反向偏壓電晶體。
  9. 如申請專利範圍第8項之製造一半導體裝置之方法，其中在該晶圓之第一區域中形成該嵌入式DRAM裝置包括形成一電容溝渠，該電容溝渠從該第二半導體層至少部分延伸進該摻雜層內；以及在該晶圓之第二區域，其以一淺溝渠隔離構造而與該第一區域分隔，中形成該反向偏壓電晶體包括在該第一本質半導體層中形成一反向偏壓區域。
  10. 如申請專利範圍第9項之製造一半導體裝置之方法，其中在該第一本質半導體層中形成該反向偏壓區域包括以n型或p型摻雜物摻雜已提供之該晶圓之第一本質半導體層之至少一部分。
  11. 一半導體裝置，其包括一半導體底材；形成於該半導體底材上之一摻雜層；形成於該摻雜層上之一第一本質半導體層；形成於該第一本質半導體層上之一埋置氧化物層；以及形成於該埋置氧化物層上之一第二半導體層。
  12. 如申請專利範圍第11項之半導體裝置，其中該半導體底材及/或該第一本質半導體層及/或該第二半導體層包括矽或由矽構成。
  13. 如申請專利範圍第11項或第12項之半導體裝置，其中該摻雜層包括n型摻雜物，尤其是含磷摻雜物。
  14. 如申請專利範圍第11項之半導體裝置，其中該第一本質半導體層之厚度在10nm至300nm之範圍內，更具體而言為50nm至150nm；且/或該第二半導體層之厚度在5nm至100nm之範圍內，更具體而言為5nm至15nm；且/或該埋置氧化物層之厚度在5nm至200nm之範圍內，更具體 而言為5nm至25nm；且/或該摻雜層之厚度在1μm至10μm之範圍內。
  15. 一半導體裝置，其包括依照申請專利範圍第11項至第14項之其中一項而獲得之一半導體裝置；且整合在該半導體裝置上的有一嵌入式DRAM裝置，其包括從該第二半導體層至少部分延伸進該摻雜層內之一電容溝渠，及在該第二半導體層中具有一通道區域之一控制FET；以及一反向偏壓SOI電晶體，其包括該第二半導體層中之一通道區域、該第一本質半導體層中之一摻雜反向偏壓區域，以及用於接觸該摻雜反向偏壓區域之一接點。
  16. 如申請專利範圍第15項之半導體裝置，其中該第一本質半導體層在鄰近該埋置氧化物層之一上半區域中有摻雜質，在鄰近該摻雜層之一下半區域中則未摻雜質。
  17. 如申請專利範圍第15項或第16項之半導體裝置，該裝置包括若干個反向偏壓SOI電晶體，該些電晶體以淺溝渠隔離構造彼此分隔及與該嵌入式DRAM裝置分隔，該些淺溝渠隔離構造從該第二半導體層至少部分延伸進該摻雜層內，或穿過 該摻雜層伸進該半導體底材內。
TW101103153A 2011-03-11 2012-01-31 製造半導體裝置之方法和製造晶圓的方法，及其半導體裝置和晶圓 TWI578495B (zh)

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