JP2000031491A - 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法 - Google Patents
半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法Info
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Abstract
(57)【要約】
【課題】 高速・高性能・高集積化が可能なヘテロ構造
トランジスタの提供。 【解決手段】 Si基板に形成され、前記Si基板の主面の
内側に形成されるSiO2絶縁層と、前記Si基板の主面上に
設けられる混晶半導体層からなる歪み印加層と、前記歪
み印加層上に設けられるSi層からなる歪みチャネル層
と、前記歪みチャネル層に設けられソース領域またはド
レイン領域を構成する一対の拡散領域と、前記一対の拡
散領域間の歪みチャネル層上にゲート絶縁膜を介して設
けられるゲート電極とによって構成される電界効果型ト
ランジスタを有する半導体装置であって、前記歪み印加
層はSiGe層からなり、前記歪み印加層は50〜200nm程度
の厚さになり、前記SiGe歪み印加層と前記SiO2絶縁層と
の間のSi層の厚さは前記SiGe歪み印加層以下の厚さにな
り、前記歪みチャネル層の厚さは10の(3-2x)乗nm程度以
下になっている。
トランジスタの提供。 【解決手段】 Si基板に形成され、前記Si基板の主面の
内側に形成されるSiO2絶縁層と、前記Si基板の主面上に
設けられる混晶半導体層からなる歪み印加層と、前記歪
み印加層上に設けられるSi層からなる歪みチャネル層
と、前記歪みチャネル層に設けられソース領域またはド
レイン領域を構成する一対の拡散領域と、前記一対の拡
散領域間の歪みチャネル層上にゲート絶縁膜を介して設
けられるゲート電極とによって構成される電界効果型ト
ランジスタを有する半導体装置であって、前記歪み印加
層はSiGe層からなり、前記歪み印加層は50〜200nm程度
の厚さになり、前記SiGe歪み印加層と前記SiO2絶縁層と
の間のSi層の厚さは前記SiGe歪み印加層以下の厚さにな
り、前記歪みチャネル層の厚さは10の(3-2x)乗nm程度以
下になっている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置，半導体
装置の製造方法，半導体基板および半導体基板の製造方
法に関し、特にSiGeヘテロ構造トランジスタを含む半導
体装置の製造技術に適用して有効な技術に関する。
装置の製造方法，半導体基板および半導体基板の製造方
法に関し、特にSiGeヘテロ構造トランジスタを含む半導
体装置の製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】集積回路の高密度化に伴い、Si電界効果
トランジスタの寸法縮小および速度向上が急務となって
いる。一方で通信用の高速低消費電力トランジスタの開
発も強く望まれている。
トランジスタの寸法縮小および速度向上が急務となって
いる。一方で通信用の高速低消費電力トランジスタの開
発も強く望まれている。
【０００３】Siチャネルに歪みを印加させた歪みSi（ヘ
テロ構造）トランジスタは従来のSi電界効果トランジス
タに比べ格段に高速化しうることが示唆されている（M.
V.Fischetti and S.E.Laux:J.Appl.Phys.80(1996)223
4）。
テロ構造）トランジスタは従来のSi電界効果トランジス
タに比べ格段に高速化しうることが示唆されている（M.
V.Fischetti and S.E.Laux:J.Appl.Phys.80(1996)223
4）。
【０００４】Si基板上に形成するヘテロ構造トランジス
タにおいて、チャネル層に歪を与えるためには、チャネ
ル層の下部にこれと格子定数の異なるバッファ層（歪み
印加層）を設ける必要がある。従来、Si1-xGex混晶(0≦
ｘ≦1)をバッファ層として用いていたが、１ミクロン以
上の厚みのバッファ層を積層する必要があり、転位がバ
ッファ層上部まで貫通する問題や表面荒さの悪化のため
に、チャネル層の輸送特性に悪影響を与えて、所望の電
子輸送特性を有する高移動度トランジスタの実現は困難
であった。
タにおいて、チャネル層に歪を与えるためには、チャネ
ル層の下部にこれと格子定数の異なるバッファ層（歪み
印加層）を設ける必要がある。従来、Si1-xGex混晶(0≦
ｘ≦1)をバッファ層として用いていたが、１ミクロン以
上の厚みのバッファ層を積層する必要があり、転位がバ
ッファ層上部まで貫通する問題や表面荒さの悪化のため
に、チャネル層の輸送特性に悪影響を与えて、所望の電
子輸送特性を有する高移動度トランジスタの実現は困難
であった。
【０００５】また、SiおよびGeを用いたトランジスタ
（電界効果型トランジスタ）に関しては、エクステンデ
ド アブストラクト オブ 1993 インターナショナル
コンファレンス オン ソリッドステート デバイス
アンド マテリアルズ、マクハリ、1993年、第201 頁
から第203 頁(Extended Abstravts of the 1993 Intern
ational Conference on Solid State Devices and Mate
rials, Makuhari(1993)pp.201-203)に論じられている。
（電界効果型トランジスタ）に関しては、エクステンデ
ド アブストラクト オブ 1993 インターナショナル
コンファレンス オン ソリッドステート デバイス
アンド マテリアルズ、マクハリ、1993年、第201 頁
から第203 頁(Extended Abstravts of the 1993 Intern
ational Conference on Solid State Devices and Mate
rials, Makuhari(1993)pp.201-203)に論じられている。
【０００６】この文献に記載されている電界効果型トラ
ンジスタ（高移動度トランジスタ）は、Si基板上にSiGe
バッファ層を有し、このSiGeバッファ層上にSiチャネル
層とSiGe層を有する構造になっている。また、前記SiGe
層の中段にはSbをドープした単一原子層からなるデルタ
ドープ層（電子供給層）が設けられている。
ンジスタ（高移動度トランジスタ）は、Si基板上にSiGe
バッファ層を有し、このSiGeバッファ層上にSiチャネル
層とSiGe層を有する構造になっている。また、前記SiGe
層の中段にはSbをドープした単一原子層からなるデルタ
ドープ層（電子供給層）が設けられている。
【０００７】一方、高速動作を考えて絶縁板上にシリコ
ン層を設けたSOI 基板を用いることが検討されている。
SOI 基板には張り合わせ基板等のいくつかの方法が提案
されているが、Si基板に酸素イオンを注入した後にアニ
ールして酸化物層を形成するSIMOX 法が有望視されてい
る。SIMOX 基板を用いることは、従来のSi電界効果トラ
ンジスタのみならず歪みSiトランジスタの作製において
も大きな利点をもたらす。
ン層を設けたSOI 基板を用いることが検討されている。
SOI 基板には張り合わせ基板等のいくつかの方法が提案
されているが、Si基板に酸素イオンを注入した後にアニ
ールして酸化物層を形成するSIMOX 法が有望視されてい
る。SIMOX 基板を用いることは、従来のSi電界効果トラ
ンジスタのみならず歪みSiトランジスタの作製において
も大きな利点をもたらす。
【０００８】すなわち、SIMOX基板上にSiGe歪み印加層
を形成すると、基板内のSiO2とその上部のSi層に転位が
多数発生するためにSiGe層の転位密度を軽減させること
が可能になる。しかしながら転位密度の低減のためには
SiGe層の厚みは最低でも500nm以上必要であり、膜表面
の平坦性や生産性のために望ましくない。
を形成すると、基板内のSiO2とその上部のSi層に転位が
多数発生するためにSiGe層の転位密度を軽減させること
が可能になる。しかしながら転位密度の低減のためには
SiGe層の厚みは最低でも500nm以上必要であり、膜表面
の平坦性や生産性のために望ましくない。
【０００９】このように、従来技術では、高速なSiGeヘ
テロ構造高移動度トランジスタ(HEMT)の実現に必要な高
品質な歪印加層の形成が困難であった。なお、SIMOX基
板を用いて電界効果型トランジスタや高移動度トランジ
スタを形成した例については、D.K.Nayak,J.S.Park,J.
C.S.Woo,K.L.Wang,G.K.Yabiku,and K.P.MacWilliams In
ternational Electron Devices Meeting(IEDM)に記載さ
れている。
テロ構造高移動度トランジスタ(HEMT)の実現に必要な高
品質な歪印加層の形成が困難であった。なお、SIMOX基
板を用いて電界効果型トランジスタや高移動度トランジ
スタを形成した例については、D.K.Nayak,J.S.Park,J.
C.S.Woo,K.L.Wang,G.K.Yabiku,and K.P.MacWilliams In
ternational Electron Devices Meeting(IEDM)に記載さ
れている。
【００１０】
【発明が解決しようとする課題】上記従来技術では、バ
ッファ層の貫通転位、表面性の悪化、ないしはバッファ
層の生産性悪化といった問題があり、これが高速なSiGe
ヘテロ構造高移動度トランジスタの実現を阻んでいた。
ッファ層の貫通転位、表面性の悪化、ないしはバッファ
層の生産性悪化といった問題があり、これが高速なSiGe
ヘテロ構造高移動度トランジスタの実現を阻んでいた。
【００１１】本発明の目的は、結晶性良好なヘテロ構造
を実現することによって、高速化，高性能化，高集積化
が達成できるヘテロ構造トランジスタを有する半導体装
置および生産性に優れた半導体装置の製造方法を提供す
ることにある。
を実現することによって、高速化，高性能化，高集積化
が達成できるヘテロ構造トランジスタを有する半導体装
置および生産性に優れた半導体装置の製造方法を提供す
ることにある。
【００１２】本発明の他の目的は、結晶性良好なヘテロ
構造のSi基板（半導体基板）を提供することにある。本
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
構造のSi基板（半導体基板）を提供することにある。本
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）Si基板に形成され、前記Si基板の主面の内側に形
成されるSiO2絶縁層と、前記Si基板の主面上に設けられ
る混晶半導体層からなる歪み印加層と、前記歪み印加層
上に設けられるSi層からなる歪みチャネル層と、前記歪
みチャネル層に設けられソース領域またはドレイン領域
を構成する一対の拡散領域と、前記一対の拡散領域間の
歪みチャネル層上にゲート絶縁膜を介して設けられるゲ
ート電極とによって構成される電界効果型トランジスタ
を有する半導体装置であって、前記歪み印加層はSi1-xG
ex(0≦ｘ≦1)からなり、前記歪み印加層は50〜200nm程
度の厚さになり、前記Si1-xGex歪み印加層と前記SiO2絶
縁層との間のSi層の厚さは前記Si1-xGex歪み印加層以下
の厚さになり、前記歪みチャネル層の厚さはSi1-xGex上
にSiが歪み成長する臨界厚さである、10の(3-2x)乗nm程
度以下になっている。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）Si基板に形成され、前記Si基板の主面の内側に形
成されるSiO2絶縁層と、前記Si基板の主面上に設けられ
る混晶半導体層からなる歪み印加層と、前記歪み印加層
上に設けられるSi層からなる歪みチャネル層と、前記歪
みチャネル層に設けられソース領域またはドレイン領域
を構成する一対の拡散領域と、前記一対の拡散領域間の
歪みチャネル層上にゲート絶縁膜を介して設けられるゲ
ート電極とによって構成される電界効果型トランジスタ
を有する半導体装置であって、前記歪み印加層はSi1-xG
ex(0≦ｘ≦1)からなり、前記歪み印加層は50〜200nm程
度の厚さになり、前記Si1-xGex歪み印加層と前記SiO2絶
縁層との間のSi層の厚さは前記Si1-xGex歪み印加層以下
の厚さになり、前記歪みチャネル層の厚さはSi1-xGex上
にSiが歪み成長する臨界厚さである、10の(3-2x)乗nm程
度以下になっている。
【００１４】このような電界効果型トランジスタは以下
の製造方法によって製造される。Si基板に形成され、前
記Si基板に設けたソース領域とドレイン領域との間にSi
層からなる歪みチャネル層を有しかつ前記ソース領域と
ドレイン領域との間の歪みチャネル層上にゲート絶縁膜
を介してゲート電極を設けて構成される電界効果型トラ
ンジスタを有する半導体装置の製造方法であって、前記
Si基板の主面に混晶半導体層からなる歪み印加層を形成
する工程と、前記歪み印加層の表面から酸素イオンを注
入するとともにアニールして前記Si基板内にSiO2絶縁層
を形成する工程と、前記歪み印加層上に前記歪みチャネ
ル層を形成する工程と、前記Si基板の主面側に素子分離
絶縁領域を形成して素子形成領域を形成する工程と、前
記素子形成領域内に前記ゲート電極およびソース領域や
ドレイン領域を構成する拡散領域を形成する工程とを有
する。前記酸素イオンの注入およびアニールの処理条件
を選択し、前記歪み印加層と前記SiO2絶縁層との間に前
記Si基板の表層部分が残留するように形成する。前記歪
み印加層は50〜200 nmの厚さに形成し、前記歪みチャネ
ル層の厚さは10の(3-2x)乗nm程度以下に形成する。
の製造方法によって製造される。Si基板に形成され、前
記Si基板に設けたソース領域とドレイン領域との間にSi
層からなる歪みチャネル層を有しかつ前記ソース領域と
ドレイン領域との間の歪みチャネル層上にゲート絶縁膜
を介してゲート電極を設けて構成される電界効果型トラ
ンジスタを有する半導体装置の製造方法であって、前記
Si基板の主面に混晶半導体層からなる歪み印加層を形成
する工程と、前記歪み印加層の表面から酸素イオンを注
入するとともにアニールして前記Si基板内にSiO2絶縁層
を形成する工程と、前記歪み印加層上に前記歪みチャネ
ル層を形成する工程と、前記Si基板の主面側に素子分離
絶縁領域を形成して素子形成領域を形成する工程と、前
記素子形成領域内に前記ゲート電極およびソース領域や
ドレイン領域を構成する拡散領域を形成する工程とを有
する。前記酸素イオンの注入およびアニールの処理条件
を選択し、前記歪み印加層と前記SiO2絶縁層との間に前
記Si基板の表層部分が残留するように形成する。前記歪
み印加層は50〜200 nmの厚さに形成し、前記歪みチャネ
ル層の厚さは10の(3-2x)乗nm程度以下に形成する。
【００１５】（２）前記手段（１）の構成において、前
記歪み印加層の下面に前記SiO2絶縁層の上面が接する構
造になっている。即ち、Si基板に形成され、前記Si基板
の主面上に設けられる厚さ50〜200 nmの混晶半導体層
〔Si1-xGex層(0≦ｘ≦1)〕からなる歪み印加層と、前記
歪み印加層の下面に上面が接しかつ前記歪み印加層に沿
って延在するように前記Si基板内に設けられるSiO2絶縁
層と、前記歪み印加層上に設けられる厚さが10の(3-2x)
乗nm程度以下のSi層からなる歪みチャネル層と、前記歪
みチャネル層に設けられソース領域またはドレイン領域
を構成する一対の拡散領域と、前記一対の拡散領域間の
歪みチャネル層上にゲート絶縁膜を介して設けられるゲ
ート電極とによって構成される電界効果型トランジスタ
を有する構成になっている。
記歪み印加層の下面に前記SiO2絶縁層の上面が接する構
造になっている。即ち、Si基板に形成され、前記Si基板
の主面上に設けられる厚さ50〜200 nmの混晶半導体層
〔Si1-xGex層(0≦ｘ≦1)〕からなる歪み印加層と、前記
歪み印加層の下面に上面が接しかつ前記歪み印加層に沿
って延在するように前記Si基板内に設けられるSiO2絶縁
層と、前記歪み印加層上に設けられる厚さが10の(3-2x)
乗nm程度以下のSi層からなる歪みチャネル層と、前記歪
みチャネル層に設けられソース領域またはドレイン領域
を構成する一対の拡散領域と、前記一対の拡散領域間の
歪みチャネル層上にゲート絶縁膜を介して設けられるゲ
ート電極とによって構成される電界効果型トランジスタ
を有する構成になっている。
【００１６】このような電界効果型トランジスタは、前
記（１）の手段による製造方法において、前記酸素イオ
ンの注入およびアニールの処理条件を選択し、前記歪み
印加層の下面に前記SiO2絶縁層の上面が一致するように
形成する。
記（１）の手段による製造方法において、前記酸素イオ
ンの注入およびアニールの処理条件を選択し、前記歪み
印加層の下面に前記SiO2絶縁層の上面が一致するように
形成する。
【００１７】（３）前記手段（１）または（２）の構成
において、前記歪みチャネル層上にはスペーサ層，導電
型決定不純物がドープされたキャリア供給層，キャップ
層が順次形成されて変調ドープ型の電界効果型トランジ
スタを構成している。
において、前記歪みチャネル層上にはスペーサ層，導電
型決定不純物がドープされたキャリア供給層，キャップ
層が順次形成されて変調ドープ型の電界効果型トランジ
スタを構成している。
【００１８】このような変調ドープ型の電界効果型トラ
ンジスタは、前記（１）または（２）の手段による製造
方法において、前記歪みチャネル層上にスペーサ層，導
電型決定不純物がドープされたデルタキャリア供給層，
キャップ層を順次形成して変調ドープ型の電界効果型ト
ランジスタを形成する。
ンジスタは、前記（１）または（２）の手段による製造
方法において、前記歪みチャネル層上にスペーサ層，導
電型決定不純物がドープされたデルタキャリア供給層，
キャップ層を順次形成して変調ドープ型の電界効果型ト
ランジスタを形成する。
【００１９】（４）Si基板と、前記Si基板の主面に成長
形成された混晶半導体層と、前記混晶半導体層の表面か
ら注入された酸素イオンのアニール処理によって形成さ
れたSiO2絶縁層とからなる半導体基板。前記SiO2絶縁層
と前記混晶半導体層との間には前記混晶半導体層の厚さ
以下のSi基板を構成するSi層が存在している。前記混晶
半導体層はSi1-xGex層(0≦ｘ≦1)からなり、その厚さは
50〜200 nmになっている。
形成された混晶半導体層と、前記混晶半導体層の表面か
ら注入された酸素イオンのアニール処理によって形成さ
れたSiO2絶縁層とからなる半導体基板。前記SiO2絶縁層
と前記混晶半導体層との間には前記混晶半導体層の厚さ
以下のSi基板を構成するSi層が存在している。前記混晶
半導体層はSi1-xGex層(0≦ｘ≦1)からなり、その厚さは
50〜200 nmになっている。
【００２０】このような半導体基板は、Si基板の主面に
混晶半導体層を成長形成する工程と、前記混晶半導体層
の表面から前記Si基板内に注入分布のピークが位置する
ように酸素イオンを注入する工程と、前記Si基板をアニ
ールして前記SiO2絶縁層を形成する工程とによって製造
される。
混晶半導体層を成長形成する工程と、前記混晶半導体層
の表面から前記Si基板内に注入分布のピークが位置する
ように酸素イオンを注入する工程と、前記Si基板をアニ
ールして前記SiO2絶縁層を形成する工程とによって製造
される。
【００２１】（５）前記手段（１）の構成において、前
記混晶半導体層の下面に前記SiO2絶縁層の上面が一致し
ている構成になっている。
記混晶半導体層の下面に前記SiO2絶縁層の上面が一致し
ている構成になっている。
【００２２】前記（１）の手段によれば、（ａ）電界効
果型トランジスタの構造は、SIMOX基板を用いて製造し
た電界効果型トランジスタと同様なものになるが、SiGe
歪み印加層の厚さはSIMOX基板の500nm程度以上に比較
し、その半分以下の200nm程度以下と薄くでき、またこ
の結果、SiGe歪み印加層上に厚さ10の(3-2x)乗nm程度以
下の薄い歪みSiチャネル層を形成できる。
果型トランジスタの構造は、SIMOX基板を用いて製造し
た電界効果型トランジスタと同様なものになるが、SiGe
歪み印加層の厚さはSIMOX基板の500nm程度以上に比較
し、その半分以下の200nm程度以下と薄くでき、またこ
の結果、SiGe歪み印加層上に厚さ10の(3-2x)乗nm程度以
下の薄い歪みSiチャネル層を形成できる。
【００２３】（ｂ）前記（ａ）により、SiGe歪み印加層
の平坦化が図れ、歪みSiチャネル層の厚さを10の(3-2x)
乗nm程度以下と薄くできることから、電界効果トランジ
スタのパンチスルー電流の低減、チャネル層中への転移
発生による移動度の低下を防止することができ、電界効
果型トランジスタの特性（高速化，高性能化）向上が達
成できる。
の平坦化が図れ、歪みSiチャネル層の厚さを10の(3-2x)
乗nm程度以下と薄くできることから、電界効果トランジ
スタのパンチスルー電流の低減、チャネル層中への転移
発生による移動度の低下を防止することができ、電界効
果型トランジスタの特性（高速化，高性能化）向上が達
成できる。
【００２４】（ｃ）前記（ｂ）により、SiGe歪み印加層
の平坦化が図れ、歪みSiチャネル層の薄型化から微細加
工が可能になり、高集積化が達成できる。
の平坦化が図れ、歪みSiチャネル層の薄型化から微細加
工が可能になり、高集積化が達成できる。
【００２５】（ｄ）前記（ａ）により、SiGe歪み印加
層，歪みSiチャネル層の形成時間の短縮が図れ、半導体
装置の製造コストの低減が達成できる。
層，歪みSiチャネル層の形成時間の短縮が図れ、半導体
装置の製造コストの低減が達成できる。
【００２６】（ｅ）前記SiGe歪み印加層と前記SiO2絶縁
層との間のSi層の厚さは前記SiGe歪み印加層以下の厚さ
になり、効果的なSiGe歪み印加層の形成が達成できる。
層との間のSi層の厚さは前記SiGe歪み印加層以下の厚さ
になり、効果的なSiGe歪み印加層の形成が達成できる。
【００２７】前記（２）の手段によれば、前記手段
（１）の効果に加えて、前記歪み印加層の下面に前記Si
O2絶縁層の上面が接するようにSiO2絶縁層を形成するこ
とから、浮遊容量の低減が達成でき、電界効果型トラン
ジスタの特性が向上する。
（１）の効果に加えて、前記歪み印加層の下面に前記Si
O2絶縁層の上面が接するようにSiO2絶縁層を形成するこ
とから、浮遊容量の低減が達成でき、電界効果型トラン
ジスタの特性が向上する。
【００２８】前記（３）の手段によれば、前記手段
（１）または（２）の構成による効果を有する変調ドー
プ型の電界効果型トランジスタを有する半導体装置を製
造することかできる。
（１）または（２）の構成による効果を有する変調ドー
プ型の電界効果型トランジスタを有する半導体装置を製
造することかできる。
【００２９】前記（４）の手段によれば、表面が混晶半
導体層となるシリコン・オン・インシュレータ（ＳＯ
Ｉ）構造の平坦性に優れた新たなる半導体基板を提供す
ることができる。この半導体基板はSi基板上に混晶半導
体層（SiGe層）を有し、かつSi基板の表層部の内方に酸
素イオンの注入とアニール処理によって形成されたSiO2
絶縁層を有する構造となるため、その製造において前記
混晶半導体層の厚さを薄くでき、かつ前記混晶半導体層
もSiとの格子定数の違い（Siの格子定数は5.4309Å,Ge
の格子定数は5.6575Å) により歪み印加層として作用す
る層とさせることができる。従って、この半導体基板の
使用によって微細加工も可能になり、半導体装置の高集
積化が可能になる。また、平坦性が良好で歪み印加層と
なる混晶半導体層を有する半導体基板となることから、
前記混晶半導体層に歪みチャネル層を形成した場合、さ
らにはスペーサ層，キャリア供給層等を形成する等によ
って高速，高性能の電界効果型トランジスタや変調ドー
プ型の電界効果型トランジスタ等の製造も達成できる。
導体層となるシリコン・オン・インシュレータ（ＳＯ
Ｉ）構造の平坦性に優れた新たなる半導体基板を提供す
ることができる。この半導体基板はSi基板上に混晶半導
体層（SiGe層）を有し、かつSi基板の表層部の内方に酸
素イオンの注入とアニール処理によって形成されたSiO2
絶縁層を有する構造となるため、その製造において前記
混晶半導体層の厚さを薄くでき、かつ前記混晶半導体層
もSiとの格子定数の違い（Siの格子定数は5.4309Å,Ge
の格子定数は5.6575Å) により歪み印加層として作用す
る層とさせることができる。従って、この半導体基板の
使用によって微細加工も可能になり、半導体装置の高集
積化が可能になる。また、平坦性が良好で歪み印加層と
なる混晶半導体層を有する半導体基板となることから、
前記混晶半導体層に歪みチャネル層を形成した場合、さ
らにはスペーサ層，キャリア供給層等を形成する等によ
って高速，高性能の電界効果型トランジスタや変調ドー
プ型の電界効果型トランジスタ等の製造も達成できる。
【００３０】前記（５）の手段によれば、半導体基板は
前記手段（４）の構成による半導体基板の効果を有する
とともに、前記混晶半導体層の下面に前記SiO2絶縁層の
上面が一致している構成になっていることから浮遊容量
の低減が達成できる。
前記手段（４）の構成による半導体基板の効果を有する
とともに、前記混晶半導体層の下面に前記SiO2絶縁層の
上面が一致している構成になっていることから浮遊容量
の低減が達成できる。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００３２】（実施形態１）図１乃至図５は本発明の一
実施形態（実施形態１）である半導体装置に係わる図で
あり、図１は半導体装置の模式的断面図、図２乃至図５
は半導体装置の製造における各工程での模式的断面図で
ある。
実施形態（実施形態１）である半導体装置に係わる図で
あり、図１は半導体装置の模式的断面図、図２乃至図５
は半導体装置の製造における各工程での模式的断面図で
ある。
【００３３】本実施形態１では、電界効果型トランジス
タを有する半導体装置について説明する。図１乃至図５
は電界効果型トランジスタ部分のみを示す図である。
タを有する半導体装置について説明する。図１乃至図５
は電界効果型トランジスタ部分のみを示す図である。
【００３４】本実施形態１の半導体装置100は、図１に
示すように、Si基板101の上表面（主面）にSi1-xGex(0
≦ｘ≦1)からなるSiGe歪み印加層102，歪みSiチャネル
層104を順次積層成長させた構造になっている。また、S
i基板101の表層部において、その内部にSiO2絶縁層103
を有する構造になっている。
示すように、Si基板101の上表面（主面）にSi1-xGex(0
≦ｘ≦1)からなるSiGe歪み印加層102，歪みSiチャネル
層104を順次積層成長させた構造になっている。また、S
i基板101の表層部において、その内部にSiO2絶縁層103
を有する構造になっている。
【００３５】また、前記歪みSiチャネル層104，SiGe歪
み印加層102およびSiO2絶縁層103上のSi層部分には貫通
しかつ底が前記SiO2絶縁層103に到達する素子分離絶縁
領域105が形成されている。前記素子分離絶縁領域105に
囲まれる素子形成領域121には、電界効果型トランジス
タのソース領域やドレイン領域を構成する一対の拡散領
域108が設けられている。
み印加層102およびSiO2絶縁層103上のSi層部分には貫通
しかつ底が前記SiO2絶縁層103に到達する素子分離絶縁
領域105が形成されている。前記素子分離絶縁領域105に
囲まれる素子形成領域121には、電界効果型トランジス
タのソース領域やドレイン領域を構成する一対の拡散領
域108が設けられている。
【００３６】また、前記一対の拡散領域108間の歪みSi
チャネル層104の表面にはゲート酸化膜106が設けられて
いる。このゲート酸化膜106の上にはゲート電極107が設
けられ、ゲート酸化膜106およびゲート電極107の両端に
は絶縁体からなる側壁(サイドウォール)122が設けられ
ている。前記拡散領域108は前記ゲート酸化膜106の両端
側にそれぞれ設けられている。
チャネル層104の表面にはゲート酸化膜106が設けられて
いる。このゲート酸化膜106の上にはゲート電極107が設
けられ、ゲート酸化膜106およびゲート電極107の両端に
は絶縁体からなる側壁(サイドウォール)122が設けられ
ている。前記拡散領域108は前記ゲート酸化膜106の両端
側にそれぞれ設けられている。
【００３７】前記歪みSiチャネル層104，ゲート電極107
および側壁122上には層間絶縁膜109が設けられている。
この層間絶縁膜109にはコンタクトホールが設けられて
いるとともに、このコンタクトホール部分には金属配線
111が形成され、ゲート電極107に接続されるゲート配
線，拡散領域108に接続されるソースやドレイン用の配
線が形成され、電界効果型トランジスタが構成されてい
る。
および側壁122上には層間絶縁膜109が設けられている。
この層間絶縁膜109にはコンタクトホールが設けられて
いるとともに、このコンタクトホール部分には金属配線
111が形成され、ゲート電極107に接続されるゲート配
線，拡散領域108に接続されるソースやドレイン用の配
線が形成され、電界効果型トランジスタが構成されてい
る。
【００３８】次に、図２乃至図５を参照しながら、本実
施形態１の半導体装置の製造方法と、各構成部分の組
成，寸法等について説明する。
施形態１の半導体装置の製造方法と、各構成部分の組
成，寸法等について説明する。
【００３９】最初に、図２に示すように、数百μｍの厚
さのSi基板101を用意する。その後、前記Si基板101を洗
浄し、清浄なSi基板101にする。
さのSi基板101を用意する。その後、前記Si基板101を洗
浄し、清浄なSi基板101にする。
【００４０】次に、洗浄後、ただちに化学気相成長装置
(CVD装置)に導入し、図２に示すように、前記Si基板101
の平坦な一表面（主面）上にSi1-xGex混晶層(0≦ｘ≦1)
からなるSiGe歪み印加層(SiGe バッファ層)102を形成す
る。本実施形態１では前記混晶比ｘは０．３とする。従
って、SiGe歪み印加層102はSi0.7Ge0.3歪み印加層102に
なる。ＣＶＤにおいては、例えば、原料にはSiH4および
GeH4を用い、成長温度500℃で成長させ、150nmの厚さに
成長させる。
(CVD装置)に導入し、図２に示すように、前記Si基板101
の平坦な一表面（主面）上にSi1-xGex混晶層(0≦ｘ≦1)
からなるSiGe歪み印加層(SiGe バッファ層)102を形成す
る。本実施形態１では前記混晶比ｘは０．３とする。従
って、SiGe歪み印加層102はSi0.7Ge0.3歪み印加層102に
なる。ＣＶＤにおいては、例えば、原料にはSiH4および
GeH4を用い、成長温度500℃で成長させ、150nmの厚さに
成長させる。
【００４１】Si0.7Ge0.3歪み印加層102（混晶比ｘ）の
形成方法は化学気相成長法に限らず高純度のSiGe層が形
成できる方法であればよい。SiGe層の厚みは、素子分離
性能や浮遊容量の低減を考慮すると、50-200nm程度とす
ることが望ましい。また、SiとGeの組成比は、SiGe合金
が全率固溶系であるため基本的には任意であるが、Siチ
ャネル層に適切な歪みを与え、かつSiチャネル層の平坦
性を保つに適当な値として、Ge比率（混晶比ｘ）が10％
から40％程度にすることが望ましい。また、膜厚方向に
向かってGe組成を変化させる（傾斜組成）ことも有効で
ある。
形成方法は化学気相成長法に限らず高純度のSiGe層が形
成できる方法であればよい。SiGe層の厚みは、素子分離
性能や浮遊容量の低減を考慮すると、50-200nm程度とす
ることが望ましい。また、SiとGeの組成比は、SiGe合金
が全率固溶系であるため基本的には任意であるが、Siチ
ャネル層に適切な歪みを与え、かつSiチャネル層の平坦
性を保つに適当な値として、Ge比率（混晶比ｘ）が10％
から40％程度にすることが望ましい。また、膜厚方向に
向かってGe組成を変化させる（傾斜組成）ことも有効で
ある。
【００４２】次に酸素イオンを加速電圧200KeV、ドーズ
量４×1017/cm2の条件でSiGe歪み印加層102の上から注
入するとともに、その後1300℃で８時間アニールを行
う。これにより、図３に示すように、SiGe歪み印加層10
2の直下のSi基板101の表層部分にSiO2絶縁層103が形成
される。SiO2絶縁層103の厚みは凡そ100nmであり、絶縁
耐圧50V以上が確保される。前記アニール処理により、S
iGe歪み印加層102は欠陥密度が極めて低く、平坦でかつ
歪み緩和が十分になされる。
量４×1017/cm2の条件でSiGe歪み印加層102の上から注
入するとともに、その後1300℃で８時間アニールを行
う。これにより、図３に示すように、SiGe歪み印加層10
2の直下のSi基板101の表層部分にSiO2絶縁層103が形成
される。SiO2絶縁層103の厚みは凡そ100nmであり、絶縁
耐圧50V以上が確保される。前記アニール処理により、S
iGe歪み印加層102は欠陥密度が極めて低く、平坦でかつ
歪み緩和が十分になされる。
【００４３】ここで、酸素イオンの注入深さ（酸素濃度
プロファイルの頂点位置）が極めて重要である。仮に浮
遊容量の低減等に有利であるために、SiO2絶縁層とSiチ
ャネルとの距離をなるべく近づける、すなわち注入深さ
を浅くしてSiGe層中に酸素を注入すると、熱処理過程に
おいてSiの選択的酸化とGeの析出が起こり、充分な絶縁
性を保つことが不可能になるばかりでなく、表面平坦性
が著しく悪化してしまう。そこで、酸素イオンの注入深
さはSiGe層の直下、Si内部にすることが必要である。こ
うすれば、熱処理過程において絶縁性に優れ、かつ平坦
なSiO2層が形成される。熱処理過程において、SiGe層は
酸素イオン注入による損傷が回復し、歪みは緩和され、
従来より格段に薄いSiGe歪み印加層が形成できることに
なる。さらに、SiGe層と酸素イオン注入位置との距離は
近いほど望ましく、例えば、SiとSiGeの歪み成長の臨界
厚さ（Ge濃度20％で400nm前後、50％で100nm前後）以下
にするほうが良い。こうすることにより、効果的に歪み
が緩和されたSiGe歪み印加層が形成される。この距離を
著しく薄くすると、酸素イオン注入濃度プロファイルの
すそがSiGe層内に入るが、注入位置（濃度プロファイル
の頂点）がSi層内に入っておれば、その後のアニール工
程においても上記したようなGeの析出等の問題による影
響が極めて小さくなる。
プロファイルの頂点位置）が極めて重要である。仮に浮
遊容量の低減等に有利であるために、SiO2絶縁層とSiチ
ャネルとの距離をなるべく近づける、すなわち注入深さ
を浅くしてSiGe層中に酸素を注入すると、熱処理過程に
おいてSiの選択的酸化とGeの析出が起こり、充分な絶縁
性を保つことが不可能になるばかりでなく、表面平坦性
が著しく悪化してしまう。そこで、酸素イオンの注入深
さはSiGe層の直下、Si内部にすることが必要である。こ
うすれば、熱処理過程において絶縁性に優れ、かつ平坦
なSiO2層が形成される。熱処理過程において、SiGe層は
酸素イオン注入による損傷が回復し、歪みは緩和され、
従来より格段に薄いSiGe歪み印加層が形成できることに
なる。さらに、SiGe層と酸素イオン注入位置との距離は
近いほど望ましく、例えば、SiとSiGeの歪み成長の臨界
厚さ（Ge濃度20％で400nm前後、50％で100nm前後）以下
にするほうが良い。こうすることにより、効果的に歪み
が緩和されたSiGe歪み印加層が形成される。この距離を
著しく薄くすると、酸素イオン注入濃度プロファイルの
すそがSiGe層内に入るが、注入位置（濃度プロファイル
の頂点）がSi層内に入っておれば、その後のアニール工
程においても上記したようなGeの析出等の問題による影
響が極めて小さくなる。
【００４４】この方法によって、従来より薄くかつ平坦
で結晶欠陥の極めて少ないSiGe歪み印加層がSiO2絶縁層
の上部に形成できることになる。なお、前記SiGe歪み印
加層と前記SiO2絶縁層との間のSi層の厚さは前記SiGe歪
み印加層以下の厚さであればよい。
で結晶欠陥の極めて少ないSiGe歪み印加層がSiO2絶縁層
の上部に形成できることになる。なお、前記SiGe歪み印
加層と前記SiO2絶縁層との間のSi層の厚さは前記SiGe歪
み印加層以下の厚さであればよい。
【００４５】次にSiGe歪み印加層102の上部に、図４に
示すように、化学気相成長法により歪みSiチャネル層10
4を形成する。膜厚は20nmとした。前述のようなSiGe歪
み印加層102の上部に歪みSiチャネル層104を形成するこ
とから、SiGe歪み印加層102で十分に歪み緩和されてお
りかつ極めて平坦なため、歪みSiチャネル層104に効果
的に歪みを与えることが出来、かつチャネル層の結晶欠
陥密度も極めて小さくなる。また、歪みSiチャネル層10
4は、電界効果トランジスタのパンチスルー電流の低
減、チャネル層中への転移発生による移動度の低下を防
止するためには概ね10の(3-2x)乗nm程度以下の膜厚にす
ることが望ましい。この歪みSiチャネル層104はSiGe歪
み印加層102の格子定数がSiより大きい（Siは5.4309Å,
Geは5.6575Å)ことから引っ張り歪みを受ける。これに
より、この中のキャリア（電子およびホール）移動度
は、無歪みSi中の移動度の1500(電子),500(ホール)より
も、例えば、3500(電子),5000(ホール)程度と大きくな
る。
示すように、化学気相成長法により歪みSiチャネル層10
4を形成する。膜厚は20nmとした。前述のようなSiGe歪
み印加層102の上部に歪みSiチャネル層104を形成するこ
とから、SiGe歪み印加層102で十分に歪み緩和されてお
りかつ極めて平坦なため、歪みSiチャネル層104に効果
的に歪みを与えることが出来、かつチャネル層の結晶欠
陥密度も極めて小さくなる。また、歪みSiチャネル層10
4は、電界効果トランジスタのパンチスルー電流の低
減、チャネル層中への転移発生による移動度の低下を防
止するためには概ね10の(3-2x)乗nm程度以下の膜厚にす
ることが望ましい。この歪みSiチャネル層104はSiGe歪
み印加層102の格子定数がSiより大きい（Siは5.4309Å,
Geは5.6575Å)ことから引っ張り歪みを受ける。これに
より、この中のキャリア（電子およびホール）移動度
は、無歪みSi中の移動度の1500(電子),500(ホール)より
も、例えば、3500(電子),5000(ホール)程度と大きくな
る。
【００４６】次に、図４に示すように、常用の手法で素
子分離絶縁領域105を形成して電界効果型トランジスタ
や電界効果型トランジスタを含む回路素子等を形成する
素子形成領域121を形成する。前記素子分離絶縁領域105
は、例えば、トレンチの形成と、このトレンチを酸化膜
で埋め込むことによって形成される。
子分離絶縁領域105を形成して電界効果型トランジスタ
や電界効果型トランジスタを含む回路素子等を形成する
素子形成領域121を形成する。前記素子分離絶縁領域105
は、例えば、トレンチの形成と、このトレンチを酸化膜
で埋め込むことによって形成される。
【００４７】素子形成領域121は周囲を素子分離絶縁領
域105で囲まれ、下部はSiO2絶縁層103が設けられている
ことから電気絶縁性の高いものとなり、組み込まれる電
界効果型トランジスタ等の素子の特性を向上させること
ができる。
域105で囲まれ、下部はSiO2絶縁層103が設けられている
ことから電気絶縁性の高いものとなり、組み込まれる電
界効果型トランジスタ等の素子の特性を向上させること
ができる。
【００４８】次に、図４に示すように、歪みSiチャネル
層104の表面を熱酸化して酸化膜を形成するとともにポ
リシリコン膜を重ねて形成した後、ゲート形成領域を除
く部分のポリシリコン膜と酸化膜をエッチングしてゲー
ト酸化膜106とゲート電極107を形成する。
層104の表面を熱酸化して酸化膜を形成するとともにポ
リシリコン膜を重ねて形成した後、ゲート形成領域を除
く部分のポリシリコン膜と酸化膜をエッチングしてゲー
ト酸化膜106とゲート電極107を形成する。
【００４９】次に、図５に示すように、前記Si基板101
の主面側に酸化膜を形成した後、異方性エッチングによ
って前記酸化膜を除去し、前記ゲート酸化膜106および
ゲート電極107の両側面に側壁(サイドウォール)122を形
成する。
の主面側に酸化膜を形成した後、異方性エッチングによ
って前記酸化膜を除去し、前記ゲート酸化膜106および
ゲート電極107の両側面に側壁(サイドウォール)122を形
成する。
【００５０】次に、図５に示すように、Si基板101の主
面側に選択的にレジストを設けるとともに、前記側壁12
2を利用してセルフアラインによりソース領域やドレイ
ン領域を構成する拡散領域108を形成する。
面側に選択的にレジストを設けるとともに、前記側壁12
2を利用してセルフアラインによりソース領域やドレイ
ン領域を構成する拡散領域108を形成する。
【００５１】次に、図５に示すように、層間絶縁膜109
を形成し、コンタクトホール110を明け、Al等の金属膜
を蒸着してパターニングすることによって前記コンタク
トホール110部分に金属配線111を形成し、電界効果トラ
ンジスタが完成する（図１参照）。
を形成し、コンタクトホール110を明け、Al等の金属膜
を蒸着してパターニングすることによって前記コンタク
トホール110部分に金属配線111を形成し、電界効果トラ
ンジスタが完成する（図１参照）。
【００５２】この電界効果型トランジスタは、前記拡散
領域108の形成におけるイオン注入において、Ｐ等のＶ
属元素を注入すればｎ型領域が形成できてｎチャネル型
電界効果型トランジスタ(NMOS)となり、Ga等のIII属元
素を注入すればｐ型領域が形成できてｐチャネル型電界
効果型トランジスタ(PMOS)となる。従って、同一Si基板
101にPMOS，NMOSを形成することによってCMOSFETも製造
できる。
領域108の形成におけるイオン注入において、Ｐ等のＶ
属元素を注入すればｎ型領域が形成できてｎチャネル型
電界効果型トランジスタ(NMOS)となり、Ga等のIII属元
素を注入すればｐ型領域が形成できてｐチャネル型電界
効果型トランジスタ(PMOS)となる。従って、同一Si基板
101にPMOS，NMOSを形成することによってCMOSFETも製造
できる。
【００５３】本実施形態１の半導体装置の製造において
製造される図３で示すSi基板101は、このままの状態で
半導体基板として市販可能である。
製造される図３で示すSi基板101は、このままの状態で
半導体基板として市販可能である。
【００５４】即ち、この半導体基板は、Si基板101の主
面にSiGe歪み印加層102を有するとともに、Si基板101の
表層部分においてその内方にSiO2絶縁層103を有する構
造である。そして、各部の寸法は前述のように、SiGe歪
み印加層102は50〜200nm程度の厚さであり、SiO2絶縁層
103は凡そ100nmである。また、SiGe歪み印加層102と前
記SiO2絶縁層103との間のSi層の厚さは前記SiGe歪み印
加層以下の厚さになっている。
面にSiGe歪み印加層102を有するとともに、Si基板101の
表層部分においてその内方にSiO2絶縁層103を有する構
造である。そして、各部の寸法は前述のように、SiGe歪
み印加層102は50〜200nm程度の厚さであり、SiO2絶縁層
103は凡そ100nmである。また、SiGe歪み印加層102と前
記SiO2絶縁層103との間のSi層の厚さは前記SiGe歪み印
加層以下の厚さになっている。
【００５５】本実施形態１によれば以下の効果を奏す
る。 （１）電界効果型トランジスタの構造は、SIMOX基板を
用いて製造した電界効果型トランジスタと同様な素子分
離性に優れたものになるが、SiGe歪み印加層102の厚さ
はSIMOX基板の500nm程度以上に比較し、その半分以下の
200nm程度以下と薄くでき、平坦性が良好になる。この
結果、SiGe歪み印加層の貫通転位、クラックの発生、表
面性の悪化が防止でき、結晶性良好なヘテロ構造を実現
することができる。また、SiGe歪み印加層102の平坦化
から、SiGe歪み印加層102上に形成する歪みSiチャネル
層104も10の(3-2x)乗nm程度以下と薄くできる。従っ
て、電界効果トランジスタのパンチスルー電流の低減、
チャネル層中への転移発生による移動度の低下を防止す
ることができ、電界効果型トランジスタの高速化，高性
能化が達成できる。
る。 （１）電界効果型トランジスタの構造は、SIMOX基板を
用いて製造した電界効果型トランジスタと同様な素子分
離性に優れたものになるが、SiGe歪み印加層102の厚さ
はSIMOX基板の500nm程度以上に比較し、その半分以下の
200nm程度以下と薄くでき、平坦性が良好になる。この
結果、SiGe歪み印加層の貫通転位、クラックの発生、表
面性の悪化が防止でき、結晶性良好なヘテロ構造を実現
することができる。また、SiGe歪み印加層102の平坦化
から、SiGe歪み印加層102上に形成する歪みSiチャネル
層104も10の(3-2x)乗nm程度以下と薄くできる。従っ
て、電界効果トランジスタのパンチスルー電流の低減、
チャネル層中への転移発生による移動度の低下を防止す
ることができ、電界効果型トランジスタの高速化，高性
能化が達成できる。
【００５６】（２）前記（１）により、SiGe歪み印加層
102の平坦化が図れ、歪みSiチャネル層104の薄型化から
微細加工が可能になり、高集積化が達成できる。
102の平坦化が図れ、歪みSiチャネル層104の薄型化から
微細加工が可能になり、高集積化が達成できる。
【００５７】（３）SiGe歪み印加層102，歪みSiチャネ
ル層104の薄型化により、膜形成時間の短縮が図れ、半
導体装置の製造コストの低減が達成できる。
ル層104の薄型化により、膜形成時間の短縮が図れ、半
導体装置の製造コストの低減が達成できる。
【００５８】（４）SiGe歪み印加層102とSiO2絶縁層103
との間のSi層の厚さは前記SiGe歪み印加層102以下の厚
さになり、効果的なSiGe歪み印加層102の形成が達成で
きる。
との間のSi層の厚さは前記SiGe歪み印加層102以下の厚
さになり、効果的なSiGe歪み印加層102の形成が達成で
きる。
【００５９】（５）表面がSiGe混晶半導体層となるシリ
コン・オン・インシュレータ（ＳＯＩ）構造の平坦性に
優れた新たなる半導体基板を提供することができる。こ
の半導体基板はSi基板101上にSiGe歪み印加層102を有
し、かつSi基板101の表層部の内方に酸素イオンの注入
とアニール処理によって形成されたSiO2絶縁層103を有
する構造となるため、その製造において前記SiGe歪み印
加層102の厚さを薄くでき、かつ前記SiGe歪み印加層102
もSiとの格子定数の違い（Siの格子定数は5.4309Å,Ge
の格子定数は5.6575Å)により歪み印加層として作用す
る層とさせることができる。従って、この半導体基板の
使用によって半導体装置の微細加工も可能になり、半導
体装置の高集積化が可能になる。また、平坦性が良好で
歪み印加層となる混晶半導体層を有する半導体基板とな
ることから、前記混晶半導体層に歪みチャネル層を形成
した場合、高速，高性能の電界効果型トランジスタの製
造が達成できる。また、後述するように前記歪みSiチャ
ネル層104上にスペーサ層，キャリア供給層，キャップ
層等を形成する等によって高速，高性能の変調ドープ型
の電界効果型トランジスタ等の製造も達成できる。
コン・オン・インシュレータ（ＳＯＩ）構造の平坦性に
優れた新たなる半導体基板を提供することができる。こ
の半導体基板はSi基板101上にSiGe歪み印加層102を有
し、かつSi基板101の表層部の内方に酸素イオンの注入
とアニール処理によって形成されたSiO2絶縁層103を有
する構造となるため、その製造において前記SiGe歪み印
加層102の厚さを薄くでき、かつ前記SiGe歪み印加層102
もSiとの格子定数の違い（Siの格子定数は5.4309Å,Ge
の格子定数は5.6575Å)により歪み印加層として作用す
る層とさせることができる。従って、この半導体基板の
使用によって半導体装置の微細加工も可能になり、半導
体装置の高集積化が可能になる。また、平坦性が良好で
歪み印加層となる混晶半導体層を有する半導体基板とな
ることから、前記混晶半導体層に歪みチャネル層を形成
した場合、高速，高性能の電界効果型トランジスタの製
造が達成できる。また、後述するように前記歪みSiチャ
ネル層104上にスペーサ層，キャリア供給層，キャップ
層等を形成する等によって高速，高性能の変調ドープ型
の電界効果型トランジスタ等の製造も達成できる。
【００６０】（実施形態２）図６は本発明の他の実施形
態（実施形態２）である半導体装置を示す模式的断面図
である。本実施形態２では、前記実施形態１の電界効果
型トランジスタにおいて、SiO2絶縁層103とSiGe歪み印
加層102との間にSi層を介在させずに、SiO2絶縁層103の
形成時、すなわち、Si基板101上のSiGe歪み印加層102の
表面から酸素イオンを注入しかつアニールする際、酸素
イオンの注入深さの制御と、アニール処理の制御によっ
て、SiO2絶縁層103の上面がSiGe歪み印加層102の下面に
一致するようにSiO2絶縁層103を形成したものである。
態（実施形態２）である半導体装置を示す模式的断面図
である。本実施形態２では、前記実施形態１の電界効果
型トランジスタにおいて、SiO2絶縁層103とSiGe歪み印
加層102との間にSi層を介在させずに、SiO2絶縁層103の
形成時、すなわち、Si基板101上のSiGe歪み印加層102の
表面から酸素イオンを注入しかつアニールする際、酸素
イオンの注入深さの制御と、アニール処理の制御によっ
て、SiO2絶縁層103の上面がSiGe歪み印加層102の下面に
一致するようにSiO2絶縁層103を形成したものである。
【００６１】このような構造にすることによって、前記
実施形態１の効果に加えて浮遊容量の低減が達成でき、
電界効果型トランジスタの特性の向上が達成できる。
実施形態１の効果に加えて浮遊容量の低減が達成でき、
電界効果型トランジスタの特性の向上が達成できる。
【００６２】また、本実施形態２の半導体装置の製造に
おいて、SiO2絶縁層103を形成した段階のものは半導体
基板として市販できる。図７はSiO2絶縁層103の上面がS
iGe歪み印加層102の下面に一致した構造の新たなる半導
体基板130の断面図である。この構造の半導体基板130も
このまま市販でき、この半導体基板130を使用して、電
界効果型トランジスタや後述する変調ドープ型の電界効
果型トランジスタ等を有する半導体装置を製造すること
ができる。
おいて、SiO2絶縁層103を形成した段階のものは半導体
基板として市販できる。図７はSiO2絶縁層103の上面がS
iGe歪み印加層102の下面に一致した構造の新たなる半導
体基板130の断面図である。この構造の半導体基板130も
このまま市販でき、この半導体基板130を使用して、電
界効果型トランジスタや後述する変調ドープ型の電界効
果型トランジスタ等を有する半導体装置を製造すること
ができる。
【００６３】（実施形態３）本実施形態３では、変調ド
ープ型の電界効果型トランジスタを有する半導体装置に
ついて説明する。図８は変調ドープ型の電界効果型トラ
ンジスタを示す模式的断面図、図９乃至図１２は本実施
形態３の変調ドープ型の電界効果型トランジスタの製造
方法を示す模式的断面図である。
ープ型の電界効果型トランジスタを有する半導体装置に
ついて説明する。図８は変調ドープ型の電界効果型トラ
ンジスタを示す模式的断面図、図９乃至図１２は本実施
形態３の変調ドープ型の電界効果型トランジスタの製造
方法を示す模式的断面図である。
【００６４】本実施形態３の半導体装置140は、前記実
施形態１の半導体装置100において、歪みSiチャネル層1
04上に、膜厚15nmのSi1-xGex混晶(0≦ｘ≦1)からなるSi
Geスペーサ層211、膜厚5nmのSbをドープしたSi1-xGex混
晶(0≦ｘ≦1)からなるSiGeキャリア供給層（キャリアド
ーピング層）212、膜厚10nmのSi1-xGex混晶(0≦ｘ≦1)
からなるSiGeキャップ層213、膜厚5nmのSiからなるSiキ
ャップ層214を有する構造になっている。前記混晶比ｘ
は、例えば0.3である。
施形態１の半導体装置100において、歪みSiチャネル層1
04上に、膜厚15nmのSi1-xGex混晶(0≦ｘ≦1)からなるSi
Geスペーサ層211、膜厚5nmのSbをドープしたSi1-xGex混
晶(0≦ｘ≦1)からなるSiGeキャリア供給層（キャリアド
ーピング層）212、膜厚10nmのSi1-xGex混晶(0≦ｘ≦1)
からなるSiGeキャップ層213、膜厚5nmのSiからなるSiキ
ャップ層214を有する構造になっている。前記混晶比ｘ
は、例えば0.3である。
【００６５】また、素子分離絶縁領域105に囲まれる素
子形成領域121のSiキャップ層214上には両端に側壁122
を有するゲート酸化膜106およびゲート電極107が設けら
れている。ゲート酸化膜106の両端側にはソース領域ま
たはドレイン領域になる拡散領域108が設けられてい
る。この拡散領域108は歪みSiチャネル層104の途中深さ
まで到達する構造になっている。
子形成領域121のSiキャップ層214上には両端に側壁122
を有するゲート酸化膜106およびゲート電極107が設けら
れている。ゲート酸化膜106の両端側にはソース領域ま
たはドレイン領域になる拡散領域108が設けられてい
る。この拡散領域108は歪みSiチャネル層104の途中深さ
まで到達する構造になっている。
【００６６】本実施形態３の半導体装置140の製造にお
いては、図９に示すように、Si基板101 の主面にSiGe歪
み印加層102を有し、Si基板101の表層部分においてその
内方にSiO2絶縁層103を有する半導体基板を製造する。
この製造方法は、前記実施形態１と同様であり、図３と
全く同じ構造である。
いては、図９に示すように、Si基板101 の主面にSiGe歪
み印加層102を有し、Si基板101の表層部分においてその
内方にSiO2絶縁層103を有する半導体基板を製造する。
この製造方法は、前記実施形態１と同様であり、図３と
全く同じ構造である。
【００６７】次に、図１０に示すように、前記歪みSiチ
ャネル層104上に、化学気相成長法によって、膜厚15nm
のSi1-xGex混晶(ｘ＝0.3)からなるSiGeスペーサ層211、
膜厚5nmのSbをドープしたSi1-xGex混晶(ｘ＝0.3)からな
るSiGeキャリア供給層（キャリアドーピング層）212、
膜厚10nmのSi1-xGex混晶(ｘ＝0.3)からなるSiGeキャッ
プ層213、膜厚5nmのSiからなるSiキャップ層214を順次
成長形成する。
ャネル層104上に、化学気相成長法によって、膜厚15nm
のSi1-xGex混晶(ｘ＝0.3)からなるSiGeスペーサ層211、
膜厚5nmのSbをドープしたSi1-xGex混晶(ｘ＝0.3)からな
るSiGeキャリア供給層（キャリアドーピング層）212、
膜厚10nmのSi1-xGex混晶(ｘ＝0.3)からなるSiGeキャッ
プ層213、膜厚5nmのSiからなるSiキャップ層214を順次
成長形成する。
【００６８】次に、図１１に示すように、常用の手法で
素子分離絶縁領域105を形成して素子形成領域121 を形
成する。前記素子分離絶縁領域105は、例えば、トレン
チの形成と、このトレンチを酸化膜で埋め込むことによ
って形成される。
素子分離絶縁領域105を形成して素子形成領域121 を形
成する。前記素子分離絶縁領域105は、例えば、トレン
チの形成と、このトレンチを酸化膜で埋め込むことによ
って形成される。
【００６９】次に、図１１に示すように、前記Siキャッ
プ層214の表面を熱酸化して酸化膜を形成するとともに
ポリシリコン膜を重ねて形成した後、ゲート形成領域を
除く部分のポリシリコン膜と酸化膜をエッチングして、
図１２に示すように、ゲート酸化膜106とゲート電極107
を形成する。
プ層214の表面を熱酸化して酸化膜を形成するとともに
ポリシリコン膜を重ねて形成した後、ゲート形成領域を
除く部分のポリシリコン膜と酸化膜をエッチングして、
図１２に示すように、ゲート酸化膜106とゲート電極107
を形成する。
【００７０】次に、図示はしないが前記実施形態１の場
合と同様に前記ゲート酸化膜106 およびゲート電極107
の両側面に側壁(サイドウォール)122を形成した後、常
用の方法で側壁122を利用してセルフアラインによりソ
ース領域やドレイン領域を構成する拡散領域108を形成
し、次いで層間絶縁膜109を形成し、コンタクトホール
を明け、Al等の金属膜を蒸着してパターニングすること
によって前記コンタクトホール部分に金属配線111を形
成し、図８に示すようなｎ型の変調ドープ型の電界効果
型トランジスタを形成する。前記拡散領域108は歪みSi
チャネル層104の途中深さまで到達するように形成され
る。
合と同様に前記ゲート酸化膜106 およびゲート電極107
の両側面に側壁(サイドウォール)122を形成した後、常
用の方法で側壁122を利用してセルフアラインによりソ
ース領域やドレイン領域を構成する拡散領域108を形成
し、次いで層間絶縁膜109を形成し、コンタクトホール
を明け、Al等の金属膜を蒸着してパターニングすること
によって前記コンタクトホール部分に金属配線111を形
成し、図８に示すようなｎ型の変調ドープ型の電界効果
型トランジスタを形成する。前記拡散領域108は歪みSi
チャネル層104の途中深さまで到達するように形成され
る。
【００７１】また、前記拡散領域108の形成におけるイ
オン注入において、III属元素を注入すればｐチャネル
型の変調ドープ型の電界効果型トランジスタを製造でき
る。
オン注入において、III属元素を注入すればｐチャネル
型の変調ドープ型の電界効果型トランジスタを製造でき
る。
【００７２】本実施形態３による変調ドープ型の電界効
果型トランジスタにおいても、SiGe歪み印加層102の薄
型化により平坦化が良好になり、SiGe歪み印加層102上
に形成する歪みSiチャネル層104も10の(3-2x)乗nm程度
以下と薄くでき、パンチスルー電流の低減、チャネル層
中への転移発生による移動度の低下を防止することがで
き、電界効果型トランジスタの高速化，高性能化が達成
できる。
果型トランジスタにおいても、SiGe歪み印加層102の薄
型化により平坦化が良好になり、SiGe歪み印加層102上
に形成する歪みSiチャネル層104も10の(3-2x)乗nm程度
以下と薄くでき、パンチスルー電流の低減、チャネル層
中への転移発生による移動度の低下を防止することがで
き、電界効果型トランジスタの高速化，高性能化が達成
できる。
【００７３】また、SiGe歪み印加層102の平坦化による
歪みSiチャネル層104の薄型化から微細加工が可能にな
り、高集積化が達成できる。
歪みSiチャネル層104の薄型化から微細加工が可能にな
り、高集積化が達成できる。
【００７４】また、SiGe歪み印加層102，歪みSiチャネ
ル層104の薄型化により、膜形成時間の短縮が図れ、半
導体装置の製造コストの低減が達成できる等の効果を有
することになる。
ル層104の薄型化により、膜形成時間の短縮が図れ、半
導体装置の製造コストの低減が達成できる等の効果を有
することになる。
【００７５】本実施形態３においても、SiGe歪み印加層
102の下面にSiO2絶縁層103の上面が一致するようにSiO2
絶縁層103を形成する技術を採用することにより、変調
ドープ型の電界効果型トランジスタの浮遊容量の低減が
達成できる。
102の下面にSiO2絶縁層103の上面が一致するようにSiO2
絶縁層103を形成する技術を採用することにより、変調
ドープ型の電界効果型トランジスタの浮遊容量の低減が
達成できる。
【００７６】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、Si基板101上に形成する歪み印加層102としてGaAs等
他の混晶半導体層を形成した半導体装置の場合でも前記
実施例同様な効果が得られる。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、Si基板101上に形成する歪み印加層102としてGaAs等
他の混晶半導体層を形成した半導体装置の場合でも前記
実施例同様な効果が得られる。
【００７７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である電界効
果型トランジスタの製造技術に適用した場合について説
明したが、それに限定されるものではない。
なされた発明をその背景となった利用分野である電界効
果型トランジスタの製造技術に適用した場合について説
明したが、それに限定されるものではない。
【００７８】本発明は少なくともトランジスタやダイオ
ード等の能動素子を有する半導体装置の製造に適用でき
る。
ード等の能動素子を有する半導体装置の製造に適用でき
る。
【００７９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明による電界効果トランジスタおよびこれを
内蔵する半導体装置は、従来に比べて、パンチスルー電
流が低く、かつチャネル部分の欠陥密度が著しく減少す
ること、歪み印加層（バッファ層）の厚さを従来より減
少させることが可能でチャネル部分の平坦性に優れる。
即ち、素子の高速化，高集積化，高性能化が図れるため
に、その工業的価値は極めて高い。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）本発明による電界効果トランジスタおよびこれを
内蔵する半導体装置は、従来に比べて、パンチスルー電
流が低く、かつチャネル部分の欠陥密度が著しく減少す
ること、歪み印加層（バッファ層）の厚さを従来より減
少させることが可能でチャネル部分の平坦性に優れる。
即ち、素子の高速化，高集積化，高性能化が図れるため
に、その工業的価値は極めて高い。
【図１】本発明の一実施形態（実施形態１）である半導
体装置を示す模式的断面図である。
体装置を示す模式的断面図である。
【図２】本実施形態１の半導体装置の製造において主面
にSiGe層を形成したSi基板の模式的断面図である。
にSiGe層を形成したSi基板の模式的断面図である。
【図３】本実施形態１の半導体装置の製造においてSi基
板の表層部分にSiO2絶縁層を形成した模式的断面図であ
る。
板の表層部分にSiO2絶縁層を形成した模式的断面図であ
る。
【図４】本実施形態１の半導体装置の製造において素子
形成領域の表面にゲート酸化膜およびゲート電極を形成
したSi基板の模式的断面図である。
形成領域の表面にゲート酸化膜およびゲート電極を形成
したSi基板の模式的断面図である。
【図５】本実施形態１の半導体装置の製造において層間
絶縁膜にコンタクトホールを設けたSi基板の模式的断面
図である。
絶縁膜にコンタクトホールを設けたSi基板の模式的断面
図である。
【図６】本発明の他の実施形態（実施形態２）である半
導体装置を示す模式的断面図である。
導体装置を示す模式的断面図である。
【図７】本実施形態２による半導体基板を示す模式的断
面図である。
面図である。
【図８】本発明の他の実施形態（実施形態３）である半
導体装置を示す模式的断面図である。
導体装置を示す模式的断面図である。
【図９】本実施形態３の半導体装置の製造において主面
にSiGe層を形成しSi基板の表層部分にSiO2絶縁層を形成
した模式的断面図である。
にSiGe層を形成しSi基板の表層部分にSiO2絶縁層を形成
した模式的断面図である。
【図１０】本実施形態３の半導体装置の製造においてSi
基板の主面に順次半導体層を積層したSi基板の模式的断
面図である。
基板の主面に順次半導体層を積層したSi基板の模式的断
面図である。
【図１１】本実施形態３の半導体装置の製造において素
子分離絶縁領域を設けるとともに最上層のSi基板の表層
部分を酸化膜に形成したSi基板の模式的断面図である。
子分離絶縁領域を設けるとともに最上層のSi基板の表層
部分を酸化膜に形成したSi基板の模式的断面図である。
【図１２】本実施形態３の半導体装置の製造においてゲ
ート酸化膜およびゲート電極を形成したSi基板の模式的
断面図である。
ート酸化膜およびゲート電極を形成したSi基板の模式的
断面図である。
100…半導体装置、101…Si基板、102…Si0.7Ge0.3バッ
ファ層、103…SiO2絶縁層、104…歪みSiチャネル層、10
5…素子分離絶縁領域、106…ゲート酸化膜、107…ゲー
ト電極、108…拡散領域、109…層間絶縁膜、110…コン
タクトホール、111…金属配線、121…素子形成領域、12
2…側壁(サイドウォール)、130…半導体基板、140…半
導体装置、211…SiGeスペーサ層、212…SiGeキャリア供
給層、213…SiGeキャップ層、214…Siキャップ層。
ファ層、103…SiO2絶縁層、104…歪みSiチャネル層、10
5…素子分離絶縁領域、106…ゲート酸化膜、107…ゲー
ト電極、108…拡散領域、109…層間絶縁膜、110…コン
タクトホール、111…金属配線、121…素子形成領域、12
2…側壁(サイドウォール)、130…半導体基板、140…半
導体装置、211…SiGeスペーサ層、212…SiGeキャリア供
給層、213…SiGeキャップ層、214…Siキャップ層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 伸也 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮尾 正信 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F040 DA01 DA18 DB06 DC01 EB12 EC07 EE06 EH02 EK05 EM00 FA03 FA05 5F102 FA00 GA14 GC01 GD10 GJ03 GL03 GL08 HA02
Claims (15)
- 【請求項１】 Si基板に形成され、前記Si基板の主面の
内側に形成されるSiO2絶縁層と、前記Si基板の主面上に
設けられる混晶半導体層からなる歪み印加層と、前記歪
み印加層上に設けられるSi層からなる歪みチャネル層
と、前記歪みチャネル層に設けられソース領域またはド
レイン領域を構成する一対の拡散領域と、前記一対の拡
散領域間の歪みチャネル層上にゲート絶縁膜を介して設
けられるゲート電極とによって構成される電界効果型ト
ランジスタを有する半導体装置であって、前記歪み印加
層はSi1-xGex(0≦ｘ≦1)からなり、前記歪み印加層は50
〜200nm程度の厚さになり、前記Si1-xGex歪み印加層と
前記SiO2絶縁層との間のSi層の厚さは前記Si1-xGex歪み
印加層以下の厚さになり、前記歪みチャネル層の厚さは
10の(3-2x)乗nm程度以下になっていることを特徴とする
半導体装置。 - 【請求項２】 Si基板に形成され、前記Si基板の主面上
に設けられる混晶半導体層からなる歪み印加層と、前記
歪み印加層の下面に上面が接しかつ前記歪み印加層に沿
って延在するように前記Si基板内に設けられるSiO2絶縁
層と、前記歪み印加層上に設けられるSi層からなる歪み
チャネル層と、前記歪みチャネル層に設けられソース領
域またはドレイン領域を構成する一対の拡散領域と、前
記一対の拡散領域間の歪みチャネル層上にゲート絶縁膜
を介して設けられるゲート電極とによって構成される電
界効果型トランジスタを有することを特徴とする半導体
装置。 - 【請求項３】 前記歪み印加層はSi1-xGex(0≦ｘ≦1)か
らなり、前記歪み印加層は50〜200nmの厚さになり、前
記歪みチャネル層の厚さは10の(3-2x)乗nm程度以下にな
っていることを特徴とする請求項２に記載の半導体装
置。 - 【請求項４】 前記歪みチャネル層上にはスペーサ層，
導電型決定不純物がドープされたキャリア供給層，キャ
ップ層が順次形成されて変調ドープ型の電界効果型トラ
ンジスタを構成していることを特徴とする請求項１乃至
請求項３のいずれか１項に記載の半導体装置。 - 【請求項５】 Si基板に形成され、前記Si基板に設けた
ソース領域とドレイン領域との間にSi層からなる歪みチ
ャネル層を有しかつ前記ソース領域とドレイン領域との
間の歪みチャネル層上にゲート絶縁膜を介してゲート電
極を設けて構成される電界効果型トランジスタを有する
半導体装置の製造方法であって、前記Si基板の主面に混
晶半導体層からなる歪み印加層を形成する工程と、前記
歪み印加層の表面から酸素イオンを注入するとともにア
ニールして前記Si基板内にSiO2絶縁層を形成する工程
と、前記歪み印加層上に前記歪みチャネル層を形成する
工程と、前記Si基板の主面側に素子分離絶縁領域を形成
して素子形成領域を形成する工程と、前記素子形成領域
内に前記ゲート電極およびソース領域やドレイン領域を
構成する拡散領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項６】 前記酸素イオンの注入およびアニールの
処理条件を選択し、前記歪み印加層と前記SiO2絶縁層と
の間に前記Si基板の表層部分が残留するように形成する
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記酸素イオンの注入およびアニールの
処理条件を選択し、前記歪み印加層の下面に前記SiO2絶
縁層の上面が一致するように形成することを特徴とする
請求項５に記載の半導体装置の製造方法。 - 【請求項８】 前記歪みチャネル層上にスペーサ層，導
電型決定不純物がドープされたデルタキャリア供給層，
キャップ層を順次形成して変調ドープ型の電界効果型ト
ランジスタを形成することを特徴とする請求項５乃至請
求項７のいずれか１項に記載の半導体装置の製造方法。 - 【請求項９】 前記歪み印加層は50〜200nmの厚さに形
成し、前記歪みチャネル層の厚さは10の(3-2x)乗nm程度
以下に形成することを特徴とする請求項５乃至請求項８
のいずれか１項に記載の半導体装置の製造方法。 - 【請求項１０】 Si基板と、前記Si基板の主面に成長形
成された混晶半導体層と、前記混晶半導体層の表面から
注入された酸素イオンのアニール処理によって形成され
たSiO2絶縁層とからなる半導体基板。 - 【請求項１１】 前記SiO2絶縁層と前記混晶半導体層と
の間には前記混晶半導体層の厚さ以下のSi基板を構成す
るSi層が存在していることを特徴とする請求項１０に記
載の半導体基板。 - 【請求項１２】 前記混晶半導体層の下面に前記SiO2絶
縁層の上面が一致していることを特徴とする請求項１０
に記載の半導体基板。 - 【請求項１３】 前記混晶半導体層の厚さは50〜200nm
になっていることを特徴とする請求項１０乃至請求項１
２のいずれか１項に記載の半導体基板。 - 【請求項１４】 前記混晶半導体層はSi1-xGex(0≦ｘ≦
1)からなっていることを特徴とする請求項１０乃至請求
項１３のいずれか１項に記載の半導体基板。 - 【請求項１５】 前記請求項１０乃至請求項１４のいず
れか１項に記載のSi基板の製造方法であって、前記Si基
板の主面に混晶半導体層を成長形成する工程と、前記混
晶半導体層の表面から前記Si基板内に注入分布のピーク
が位置するように酸素イオンを注入する工程と、前記Si
基板をアニールして前記SiO2絶縁層を形成する工程とを
有することを特徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197911A JP2000031491A (ja) | 1998-07-14 | 1998-07-14 | 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10197911A JP2000031491A (ja) | 1998-07-14 | 1998-07-14 | 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031491A true JP2000031491A (ja) | 2000-01-28 |
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