TWI574415B - 半導體元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體製程，且特別是有關於一種具有空氣間隙之半導體元件及其製造方法。
隨著半導體元件發展到奈米世代後，面臨到的困難愈來愈多，譬如隨著線寬縮小、線路密度增加等情況，在圖案精確度與製程控制方面都有嚴峻的考驗。
舉例來說當製程進入35奈米世代後，不單只線路寬度被縮小，線路間的距離亦隨之縮小。尤其是當線路間的溝渠之高寬比過高時，往往會產生溝填不易的問題。此外，如要搭配金屬矽化製程，則會發現溝渠內的介電層高度不均的問題，這估計是因為溝填困難，所以有些溝渠內的介電層中有孔洞產生，進而導致回蝕這些介電層後，有孔洞的部位形成坑洞。另外，因為線路寬度變小，在介電層的溝填過程中還可能受應力影響而發生線路彎折的問題。
本發明提供一種半導體元件，具有能避免閘極間耦合效應發生的空氣間隙。
本發明另提供一種半導體元件的製造方法，能藉由降低溝渠的高寬比而完成溝填，並同時形成空氣間隙。
本發明的一種半導體元件，包括基底、數個堆疊結構、介電層以及數個介電間隙壁。基底上具有上述堆疊結構，介電層則位於堆疊結構之間，其中兩個堆疊結構之間具有空氣間隙。至於介電間隙壁是位於空氣間隙以上的堆疊結構的側壁與介電層之間。
在本發明的一實施例中，上述堆疊結構之間的溝渠的高寬比例如大於11。
在本發明的一實施例中，上述介電間隙壁之間的溝渠的高寬比例如在7~11之間。
在本發明的一實施例中，上述介電層是拉伸氧化物以及上述介電間隙壁是壓縮氧化物。
在本發明的一實施例中，上述介電層是壓縮氧化物以及上述介電間隙壁是拉伸氧化物。
在本發明的一實施例中，上述介電間隙壁的材料包括低溫氧化物。
在本發明的一實施例中，上述每個堆疊結構包括浮置閘極、位於浮置閘極上的閘間介電層、位於閘間介電層上的字元線、
與位於字元線上的頂蓋層。
在本發明的一實施例中，上述閘間介電層位在介電間隙壁的下方。
在本發明的一實施例中，上述閘間介電層與介電間隙壁的底部同平面。
本發明的一種半導體元件的製造方法，包括提供具有數個堆疊結構的基底，並在堆疊結構之間塗佈流體材料，然後去除部分流體材料，以形成露出部分堆疊結構的犧牲層。在露出的堆疊結構之側壁形成數個介電間隙壁，並完全去除上述犧牲層，再在基底上形成覆蓋堆疊結構的介電層，並在介電間隙壁以下的兩個堆疊結構之間具有空氣間隙。
在本發明的另一實施例中，形成上述介電間隙壁的步驟包括在露出的堆疊結構上共形地形成一層低溫氧化物層，再回蝕刻低溫氧化物層，直到暴露出上述犧牲層。
在本發明的另一實施例中，上述每個堆疊結構包括浮置閘極、形成於浮置閘極上的閘間介電層、形成於閘間介電層上的字元線、與形成於字元線上的頂蓋層。
在本發明的另一實施例中，上述犧牲層的厚度係控制在使犧牲層的頂面在閘間介電層的位置以上。
基於上述，本發明藉由先在溝渠底部形成犧牲層的方式，來縮小溝渠高寬比，因此能順利完成介電層的溝填步驟。另外，本發明還可利用不同的氧化層(分別具拉伸應力與壓縮應力)，
確保線路(即堆疊結構)不會彎折。而且，因為介電層在溝填後會自然於堆疊結構之間的底部形成空氣間隙，所以當堆疊結構的底部是浮置閘極，還能大幅改善浮置閘極間耦合的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧基底
102‧‧‧閘極絕緣層
104‧‧‧堆疊結構
106‧‧‧浮置閘極
108‧‧‧閘間介電層
110‧‧‧字元線
112‧‧‧頂蓋層
114‧‧‧襯層
116‧‧‧犧牲層
118‧‧‧低溫氧化物層
118a、118b‧‧‧介電間隙壁
120、120a‧‧‧介電層
122‧‧‧空氣間隙
200‧‧‧金屬層
202‧‧‧金屬矽化物層
D‧‧‧深度
H1、H2‧‧‧高度
T‧‧‧厚度
W1、W2‧‧‧寬度
圖1A至圖1F是依照本發明的一實施例的一種半導體元件的製造流程剖面示意圖。
圖2A至圖2C是圖1F之半導體元件應用於金屬矽化製程之剖面示意圖。
圖1A至圖1F是依照本發明的一實施例的一種半導體元件的製造流程剖面示意圖。
請參照圖1A，首先在基底100表面一般有閘極絕緣層102之類的薄膜，然後在基底100上已形成有堆疊結構104，其中堆疊結構104之間的溝渠的高寬比(高度H1與寬度W1的比例)譬如大於11。當堆疊結構104之間的溝渠的高寬比大於11時，以本發明當前的技術將難面臨溝填困難的問題，而且堆疊結構104如為導體線路，也可能在後續製程中受力彎折。
在本實施例中，每個堆疊結構104例如有浮置閘極106、形成於浮置閘極106上的閘間介電層108、形成於閘間介電層108上的字元線110、與形成於字元線110上的頂蓋層112。然而，本發明並不限於此，堆疊結構104可由其他構件組成。此外，堆疊結構104的導體材料(106和110)表面還可形成如氧化層之類的襯層114。上述浮置閘極106例如多晶矽、閘間介電層108例如ONO層、字元線110例如多晶矽、頂蓋層112則例如氧化物或氮化物。
然後，請參照圖1B，在堆疊結構104之間塗佈流體材料(未繪示)，上述流體材料例如旋塗碳(SOC)或光阻(PR)，故可輕易地填入高寬比極高的堆疊結構104之間。由於SOC或光阻對於堆疊結構104所施加的應力很小，所以並不會使堆疊結構104彎折。然後，去除部分流體材料，以形成露出部分堆疊結構104的犧牲層116，其中犧牲層116的厚度T可被控制在特定位置，譬如使犧牲層116的頂面在閘間介電層108的位置以上，這將有利於控制後續形成之空氣間隙的位置。前述去除部分流體材料的方法例如使用氧(O2)電漿或利用高溫燒除。去除部分流體材料的過程中並不會對堆疊結構104本身造成傷害。
接著，請參照圖1C，在露出的堆疊結構104上共形地形成一層低溫氧化物層118，譬如使用溫度在200℃以下之低溫氧化製程形成厚度約數十奈米至數奈米左右的薄膜。
然後，請參照圖1D，回蝕刻低溫氧化物層118，直到曝露出犧牲層116，並在露出的堆疊結構104之側壁形成數個介電間
隙壁118a。介電間隙壁118a的材料例如低溫氧化物。在本實施例中，上述閘間介電層108位在介電間隙壁118a的下方，但本發明並不侷限於此。在另一實施例中，閘間介電層108與介電間隙壁118a的底部也可為同平面。
隨後，請參照圖1E，完全去除圖1D之犧牲層116，其中完全去除犧牲層116的方法包括灰化或清洗。此時，介電間隙壁118a之間的溝渠的高寬比(高度H2與寬度W2的比例)已經降低至7~11之間，甚至是小於7。
接著，請參照圖1F，在基底100上形成覆蓋堆疊結構104的介電層120，並在介電間隙壁118a以下的兩個堆疊結構104之間自然形成空氣間隙122。由於介電層120在沉積於堆疊結構104之間時，溝渠的高寬比已經降低至適合溝填的程度，所以介電層120能完整地填入介電間隙壁118a之間，而且會在介電間隙壁118a以下的空間內形成空氣間隙122。另外，當本實施例中的上述介電層120是拉伸氧化物以及介電間隙壁118a是壓縮氧化物；抑或，介電層120是壓縮氧化物以及上述介電間隙壁118a是拉伸氧化物，還能保護堆疊結構104，減少在製程期間因受力而彎折的情形發生。
上述實施例的製程可應用於各種會遭遇或不會遭遇到溝填不易的半導體製程中，譬如以下圖2A至圖2C即為圖1F之半導體元件應用於金屬矽化製程之剖面示意圖，其中使用與上一實施例相同的元件符號來代表相同或相似的構件。
請參照圖2A，先去除介電層120，直到露出頂蓋層112。接著，去除頂蓋層112、部分襯層114與部分介電間隙壁118a，而使多晶矽的字元線110露出，其中從字元線110到剩餘的介電層120a的深度D可控制在閘間介電層108之上。
接著，請參照圖2B，在基底100表面形成金屬層200，覆蓋露出的字元線110、介電層120a和介電間隙壁118b。金屬層200例如鈷。
最後，請參照圖2C，使圖2B中的金屬層200與多晶矽的字元線110進行反應，而轉變形成金屬矽化物層202。之後，須將未反應的金屬層(200)完全去除。在圖2C中，不但能順利完成金屬矽化製程(例如字元線不會在製程期間彎折)，還可以在浮置閘極106之間形成空氣間隙122，而解決浮置閘極耦合問題。
綜上所述，本發明不但能藉由空氣間隙改善浮置閘極間耦合的問題，還可藉由縮小溝渠高寬比，來進行介電層的溝填步驟，以使犧牲層以上的位置內形成的介電層無孔洞。此外，本發明還藉由形成於堆疊結構側壁之介電間隙壁與後續沉積在堆疊結構之間的介電層，分別給予堆疊結構拉伸與壓縮的力，所以能避免堆疊結構在製程期間發生彎折。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧閘極絕緣層
104‧‧‧堆疊結構
106‧‧‧浮置閘極
108‧‧‧閘間介電層
110‧‧‧字元線
112‧‧‧頂蓋層
118a‧‧‧介電間隙壁
120‧‧‧介電層
122‧‧‧空氣間隙
Claims (12)
- 一種半導體元件，包括：基底，該基底上具有多數個堆疊結構；介電層，位於該些堆疊結構之間，其中兩個該些堆疊結構之間具有空氣間隙；以及多數個介電間隙壁，位於該空氣間隙以上的該些堆疊結構的側壁與該介電層之間；其中該些介電間隙壁之間的溝渠的高寬比在7~11之間。
- 如申請專利範圍第1項所述的半導體元件，其中該些堆疊結構之間的溝渠的高寬比大於11。
- 如申請專利範圍第1項所述的半導體元件，其中該介電層是拉伸氧化物以及該介電間隙壁是壓縮氧化物。
- 如申請專利範圍第1項所述的半導體元件，其中該介電層是壓縮氧化物以及該介電間隙壁是拉伸氧化物。
- 如申請專利範圍第1項所述的半導體元件，其中該介電間隙壁的材料包括低溫氧化物。
- 如申請專利範圍第1項所述的半導體元件，其中各該堆疊結構包括浮置閘極、位於該浮置閘極上的閘間介電層、位於該閘間介電層上的字元線、與位於該字元線上的頂蓋層。
- 如申請專利範圍第6項所述的半導體元件，其中該閘間介電層位在該些介電間隙壁的下方。
- 如申請專利範圍第6項所述的半導體元件，其中該閘間介 電層與該些介電間隙壁的底部同平面。
- 一種半導體元件的製造方法，包括：提供一基底，該基底上具有多數個堆疊結構；在該些堆疊結構之間塗佈流體材料；去除部分該流體材料，以形成露出部分該些堆疊結構的犧牲層；在露出的該些堆疊結構之側壁形成多數個介電間隙壁；完全去除該犧牲層；以及在該基底上形成覆蓋該些堆疊結構的介電層，並在該些介電間隙壁以下的兩個該些堆疊結構之間具有空氣間隙。
- 如申請專利範圍第9項所述的半導體元件的製造方法，其中形成該些介電間隙壁的步驟包括：在露出的該些堆疊結構上共形地形成低溫氧化物層；以及回蝕刻該低溫氧化物層，直到暴露出該犧牲層。
- 如申請專利範圍第9項所述的半導體元件的製造方法，其中各該堆疊結構包括浮置閘極、形成於該浮置閘極上的閘間介電層、形成於該閘間介電層上的字元線、與形成於該字元線上的頂蓋層。
- 如申請專利範圍第11項所述的半導體元件的製造方法，其中該犧牲層的厚度係控制在使該犧牲層的頂面在該閘間介電層的位置以上。
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|---|---|---|---|
| TW104103418A TWI574415B (zh) | 2015-02-02 | 2015-02-02 | 半導體元件及其製造方法 |
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| TW104103418A TWI574415B (zh) | 2015-02-02 | 2015-02-02 | 半導體元件及其製造方法 |
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2015
- 2015-02-02 TW TW104103418A patent/TWI574415B/zh active
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| US20120064707A1 (en) * | 2010-09-14 | 2012-03-15 | Yang Jun-Kyu | Methods of manufacturing semiconductor devices |
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