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TWI571938B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

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TWI571938B
TWI571938B TW104133813A TW104133813A TWI571938B TW I571938 B TWI571938 B TW I571938B TW 104133813 A TW104133813 A TW 104133813A TW 104133813 A TW104133813 A TW 104133813A TW I571938 B TWI571938 B TW I571938B
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gate
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top surface
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TW104133813A
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TW201714221A (zh
Inventor
彭康鈞
車行遠
李芃葳
Original Assignee
力晶科技股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種高壓半導體元件及其製造方法。
隨著半導體元件的積體化，為了達到高密度以及高效能的目標，在製造半導體元件時，傾向製造更小且積集度更高的結構。然而，隨著元件尺寸縮減，熱載子效應(hot carrier effect)的問題仍一直存在。在較嚴重的情況下，在汲極飽和電流(I dsat)的狀態下甚至會出現驟回(snapback)，進而導致驟回崩潰(snapback breakdown)現象的發生，這會導致元件的可靠度和使用壽命降低。這類的問題在高壓元件(high voltage device)中發生的情形更為嚴重。因此，如何減少熱載子效應所造成的驟回崩潰等問題，為當前所需研究的課題。
本發明提供一種半導體元件及其製造方法，可降低熱載子效應所導致的驟回崩潰現象等問題的發生
本發明提出一種半導體元件的製造方法，包括下列步驟。提供基底。形成閘介電層以覆蓋部分基底。形成閘極位於閘介電層上。對部分閘極進行第一摻雜製程以在閘極形成多個閘極摻雜區和至少一個閘極未摻雜區，至少一個閘極未摻雜區位於閘極摻雜區之間且至少一個閘極未摻雜區的寬度總合為第一寬度。形成介電層以覆蓋閘極的頂表面和側壁。對基底進行第二摻雜製程以形成源極區和汲極區，其中源極區和汲極區之間的最短距離為第二寬度。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，第一寬度佔第二寬度的5%至40%
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，閘極未摻雜區的頂表面高於閘極摻雜區的頂表面。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，位於閘極未摻雜區上的介電層的頂表面低於位於閘極摻雜區上的介電層的頂表面。
本發明提出一種半導體元件的製造方法，包括下列步驟。提供基底。形成閘介電層以覆蓋部分基底。形成閘極位於閘介電層上。形成介電層以覆蓋閘極的頂表面和側壁。對基底和部分閘極進行第三摻雜製程以在基底形成源極區和汲極區以及在閘極形成多個閘極摻雜區和至少一個閘極未摻雜區，其中至少一個閘極未摻雜區位於閘極摻雜區之間，至少一個閘極未摻雜區的寬度總合為第一寬度，源極區和汲極區之間的最短距離為第二寬度。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，第一寬度佔第二寬度的5%至40%。
依照本發明的一實施例所述，在上述之半導體元件的製造方法中，閘極未摻雜區的頂表面與閘極摻雜區的頂表面實質上共平面。
本發明提出一種半導體元件，包括基底、閘介電層、閘極以及介電層。基底包括源極區和汲極區，其中源極區和汲極區之間的最短距離為第二寬度。閘介電層位於基底上。閘極位於閘介電層上，其中閘極具有多個閘極摻雜區和至少一個閘極未摻雜區，至少一個閘極未摻雜區位於閘極摻雜區之間且至少一個閘極未摻雜區的寬度總合為第一寬度。介電層位於閘極的頂表面和側壁上。
依照本發明的一實施例所述，在上述之半導體元件中，第一寬度佔第二寬度的5%至40%。
依照本發明的一實施例所述，在上述之半導體元件中，閘極未摻雜區的頂表面與閘極摻雜區的頂表面實質上共平面。
依照本發明的一實施例所述，在上述之半導體元件中，閘極未摻雜區的頂表面高於閘極摻雜區的頂表面。
依照本發明的一實施例所述，在上述之半導體元件中，位於閘極未摻雜區上的介電層的頂表面低於位於閘極摻雜區上的介電層的頂表面。
基於上述，本發明的實施例所製造的半導體元件，由於在閘極有局部區域為閘極未摻雜區，在閘極未摻雜區下方的通道不具有閘極電壓(V g)所產生的垂直(Z軸)方向的電場。也就是說，電子經過此區域下方的通道時，電子流的加速減緩，進而可降低熱載子效應，並可同時減少驟回崩潰現象的發生。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為本發明一實施例的半導體元件製造流程剖面圖。圖2為本發明一實施例的半導體元件的結構剖面圖。
請參照圖1A，提供基底100。基底100可為矽基底。基底100可植入P型摻質或N型摻質而形成P型基底或N型基底。在本實施例中，基底100以P型基底為例來進行以下說明。
請參照圖1B，形成閘介電層102以覆蓋部分基底100。閘介電層102的形成方法例如是先在基底100上形成閘介電材料層（未繪示）後，接著對閘介電材料層進行圖案化製程而形成。閘介電材料層的材料例如是二氧化矽(SiO 2)、氮化矽(SiN)或氮氧化矽(SiON)，閘介電材料層的材料也可以是高介電常數的介電層材料，例如氧化鋁(Al 2O 3)、氧化釔(Y 2O 3)、鋯氧化矽(ZrSi xO y)、鉿氧化矽(HfSi xO y)、三氧化二鑭(La 2O 3)、二氧化鋯(ZrO 2)、二氧化鉿(HfO 2)、五氧化二鉭(Ta 2O 5)、氧化鐠(Pr 2O 3)或二氧化鈦(TiO 2)。閘介電材料層的厚度例如是介於20nm至100nm之間。閘介電材料層的形成方法例如是熱氧化法或化學氣相沉積法。
請參照圖1C，形成閘極104位於閘介電層102上。閘極104的形成方法例如是先在閘介電層102上成閘極材料層（未繪示）後，接著對閘極材料層進行圖案化製程而形成。閘極材料層的材料例如是多晶矽、多晶矽鍺等。閘極材料層的厚度例如是介於50nm至300nm之間。閘極材料層的形成方法例如是化學氣相沉積法。
請參照圖1C和圖1D，對部分閘極104進行第一摻雜製程以在閘極104a形成多個閘極摻雜區105和至少一個閘極未摻雜區106。對部分閘極104進行第一摻雜製程的方法例如是先形成圖案化光阻層(未繪示)，接著對未被圖案化光阻層覆蓋的閘極進行摻雜製程而形成多個閘極摻雜區105和至少一個閘極未摻雜區106。第一摻雜製程的方法例如是離子植入法。第一摻雜製程的摻質例如是N型摻質或P型摻質。N型摻質例如是磷或砷等。P型摻質例如是硼等。摻質的劑量例如是介於1E13/cm 2至1E16/cm 2之間。在此實施例中，第一摻雜製程的摻質是以N型摻質為例，但本發明不限於此。
在一實施例中，閘極104a例如是具有二個閘極摻雜區105和一個閘極未摻雜區106，且閘極未摻雜區106位於閘極摻雜區105之間，也就是說，閘極未摻雜區106將二個閘極摻雜區105分開（如圖1D所示）。在另一實施例中，閘極104例如是具有三個閘極摻雜區105和二個閘極未摻雜區106，且閘極未摻雜區106皆位於閘極摻雜區105之間，也就是說，二個閘極未摻雜區106將三個閘極摻雜區105分開。但本發明不限於此。閘極摻雜區105和閘極未摻雜區106的數量並沒有限制，只要閘極104a具有至少一個閘極未摻雜區106，且所述閘極未摻雜區106位於多個閘極摻雜區105之間將其分開即可。閘極未摻雜區106可以是位在靠近閘極104a中間的位置，也可以是位在靠近閘極104a邊界的位置。
在閘極104a具有一個閘極未摻雜區106位於二個閘極摻雜區105之間的情況下，第一寬度L1是指所述閘極未摻雜區106的寬度。在閘極104a具有超過一個閘極未摻雜區106的情況下，第一寬度L1是指全部閘極未摻雜區106的寬度總和。舉例來說，在二個閘極未摻雜區106位於三個閘極摻雜區105之間的情況下，第一寬度L1是指二個閘極未摻雜區106的寬度總和。
請參照圖1D和圖1E，形成介電層108以覆蓋閘極104b的頂表面和側壁。介電層108的材料例如是氧化矽、氮氧化矽或其組合。介電層108的厚度例如是介於20nm至50nm之間。介電層108的形成方法例如是對閘極104a進行熱氧化製程。
在一實施例中，藉由熱氧化製程形成介電層108會消耗閘極104b。在一具體實施例中，藉由熱氧化製程形成介電層108會消耗約二分之一的閘極104b，且介電層108在閘極摻雜區105a的形成速度大於介電層108在閘極未摻雜區106a的形成速度，也就是說，閘極摻雜區105a的消耗速度大於閘極未摻雜區106a的消耗速度。因此，隨著介電層108的形成，閘極未摻雜區106a的頂表面會高於閘極摻雜區105a的頂表面，使閘極未摻雜區106a的頂表面形成一突起。在此情況下，位於閘極未摻雜區106a上方的介電層108的頂表面會低於閘極摻雜區105a上方的介電層108的頂表面，使位於閘極未摻雜區106a上方的介電層108的頂表面形成一凹陷。
請參照圖1F，對基底100進行第二摻雜製程以形成源極區110和汲極區112，源極區110和汲極區112之間的最短距離為第二寬度L2。第二寬度L2可以是通道長度（channel length）。在一實施例中，形成源極區110和汲極區112的方法例如是以閘介電層102為罩幕對基底100進行第二摻雜製程。第二摻雜製程的方法例如是離子植入法。第二摻雜製程的摻質例如是N型摻質或P型摻質。摻質的劑量例如是介於1E13/cm 2至1E16/cm 2之間。在此實施例中，第二摻雜製程的摻質是以N型摻質為例，但本發明不限於此。
在一實施例中，第一寬度L1的長度例如佔第二寬度L2的長度的5%至40%之間。在一具體實施例中，半導體元件例如為操作電壓為35伏特的高壓元件，第二寬度L2的長度例如為2.5微米，第一寬度L1的長度例如為0.2微米至1微米之間。但本發明不限於此。值得一提的是，由於在後續的加熱製程中可能會導致閘極摻雜區105a的摻質擴散至閘極未摻雜區106a中。因此，閘極未摻雜區106a的寬度(第一寬度L1)不能太小(例如是小於0.2微米)，否則從閘極摻雜區105a擴散的摻質可能會超過0.2微米的範圍，而使閘極未摻雜區106a成為摻雜區，便失去原有未摻雜區所能達到的功效。
請參照圖2，在另一實施例中，對基底100進行第二摻雜製程以形成源極區110和汲極區112之前，可對基底100進行另一摻雜製程以形成摻雜區114。在一實施例中，摻雜區114例如是設置於源極區110、汲極區112或二者的下方。在另一實施例中，摻雜區114例如是鄰接於閘極104b下方的通道區。在此實施例中，摻雜區114例如是設置於汲極區112的下方，且鄰接於閘極104b下方的通道區，此時第二寬度L2(即通道長度)為源極區110和摻雜區114之間的最短距離(如圖2所示)。在此實施例中，摻雜製程的摻質是以N型摻質為例，但本發明不限於此。摻雜製程的摻質的劑量例如是介於1E13/cm 2至1E16/cm 2之間。第一寬度L1與第二寬度L2之間的關係如上所述，於此不再贅述。
圖3為本發明另一實施例的半導體元件的結構剖面圖。圖4為本發明又一實施例的半導體元件的結構剖面圖。
請參照圖3，在此實施例中，與圖1A至圖1F不同之處在於介電層的形成與對閘極進行摻雜製程的順序不同。如圖1E所示的實施例中，在形成介電層108以覆蓋閘極104b的頂表面和側壁時，閘極104b已進行第一摻雜製程。因此，藉由熱氧化製程形成介電層108消耗閘極104b的閘極摻雜區105a以及閘極未摻雜區106a的速度不同。隨著介電層108的形成，剩餘閘極104b的頂表面實質上非一平面，形成在閘極104b上方的介電層108的頂表面實質上亦非一平面。而在此實施例中(圖3)，是先形成介電層108a以覆蓋閘極104c的頂表面和側壁之後，再對閘極104c進行第一摻雜製程。也就是說，在形成介電層108a時，閘極104c皆為未摻雜的閘極。因此，在此實施例中，藉由熱氧化製程形成介電層108a消耗閘極104c並不會有速度差。也就是說，隨著介電層108a的形成，消耗閘極104c的速度相同，剩餘閘極104c的頂表面實質上為一平面，且形成在閘極104c上方的介電層108a的頂表面實質上亦為一平面。
接著，在形成介電層108b之後，對基底100和部分閘極104c進行第三摻雜製程，以在基底100形成源極區110和汲極區112以及在閘極104c形成多個閘極摻雜區105b和至少一個閘極未摻雜區106b。對基底100和部分閘極104c進行第三摻雜製程可以是相同步驟或是不同步驟。在一實施例中，可以先對基底100進行第一次的摻雜製程以在閘極104c形成多個閘極摻雜區105b和至少一個閘極未摻雜區106b之後，再對基底100進行第二次的摻雜製程以在基底100形成源極區110和汲極區112。在另一實施例中，可以同時對基底100和部分閘極104c進行摻雜製程以在基底100形成源極區110和汲極區112以及在閘極104c形成多個閘極摻雜區105b和至少一個閘極未摻雜區106b，以減少整體製程的步驟。
在此實施例中，除上述所提及步驟順序之不同外，其他構件的配置方式、材料、形成方法與功效均與圖1A至圖1F中的構件相似，於此不再贅述。
請參照圖4，在另一實施例中，與圖3不同之處在於可對基底100進行第三摻雜製程以形成源極區110和汲極區112之前，可對基底100進行另一摻雜製程以形成摻雜區114。同上所述，在此實施例中，第二寬度L2(即通道長度)為源極區110和摻雜區114之間的最短距離。
以下將參照圖1F、圖2至圖4對本發明的半導體元件的結構進行說明。
在一實施例中，如圖1F所示，本發明的半導體元件10包括基底100、閘介電層102、閘極104b以及介電層108。基底100包括源極區110和汲極區112，其中源極區110和汲極區112之間的最短距離為第二寬度L2。閘介電層102位於基底100上。閘極104b位於閘介電層102上，其中閘極104b具有多個閘極摻雜區105a和至少一個閘極未摻雜區106a，至少一個閘極未摻雜區106a位於閘極摻雜區105a之間且閘極未摻雜區106a的寬度總合為第一寬度L1。介電層108位於閘極104b的頂表面和側壁上。
如圖1F所示，在一實施例中，第一寬度L1例如佔所述第二寬度L2的5%至40%。在另一實施例中，當第二寬度L2例如為2.5微米時，第一寬度L1的範圍例如介於0.2微米至1微米。在又一實施例中，閘極未摻雜區106a的頂表面高於閘極摻雜區105a的頂表面。在又一實施例中，位於閘極未摻雜區106a上方的介電層108的頂表面低於位於閘極摻雜區105a上方的介電層108的頂表面。
在另一實施例中，如圖2所示，半導體元件20的基底100可以更包括摻雜區114。在此情況下，第二寬度L2(即通道長度)為源極區110和摻雜區114之間的最短距離。
在又一實施例中，如圖3所示，半導體元件30的閘極未摻雜區106b的頂表面與閘極摻雜區105b的頂表面實質上共平面。其他構件的配置方式、材料、形成方法與功效均與圖1F中的構件相似，於此不再贅述。
在又一實施例中，如圖4所示，半導體元件40的閘極未摻雜區106b的頂表面與閘極摻雜區105b的頂表面實質上共平面，且半導體元件40的基底100可以更包括摻雜區114，在此情況下，第二寬度L2(即通道長度)為源極區110和摻雜區114之間的最短距離。
圖5A為依照本發明的實驗例和比較例所製造的半導體元件的模擬汲極電流-閘極電壓(I d-V g)特性曲線圖。圖5B為依照本發明的實驗例和比較例所製造的半導體元件的模擬汲極電流-汲極電壓(I d-V d)特性曲線圖。
實驗例
依照本發明的一實施例模擬製造的半導體元件實驗例。在此實驗例中，半導體元件的基底包括源極區和汲極區，源極區和汲極區之間的距離為2.5微米至4微米(即第二寬度L2)，半導體元件的閘極具有二個閘極摻雜區和一個閘極未摻雜區，閘極未摻雜區位於二個閘極摻雜區之間將其分開，且閘極未摻雜區的寬度為0.2微米(即第一寬度L1)。
比較例
為依照傳統的製造方法所製造的半導體元件比較例。在此比較例中，與實驗例不同之處在於此半導體元件的閘極皆為閘極摻雜區，並沒有閘極未摻雜區相隔其間。
如圖5A所示，在汲極電壓(V d)為20伏特，實驗例模擬製造的半導體元件的汲極飽和電流值(I dsat)相較於比較例模擬製造的半導體元件的汲極飽和電流值(I dsat)下降幅度小於2%，二者之間並沒有太大差異。如圖5B所示，在閘極電壓(V g)為30伏特，實驗例模擬製造的半導體元件的最大崩潰電壓值(V bH)相較於比較例模擬製造的半導體元件的最大崩潰電壓值(V bH)提升約4.5伏特(約15%)。也就是說，實驗例模擬製造的半導體元件相較於比較例模擬製造的半導體元件需達更高的崩潰電壓值才會驟回，故可降低半導體元件發生驟回崩潰(snapback breakdown)現象的發生。從以上模擬結果可以知道，實驗例的半導體元件的閘極藉由閘極未摻雜區位於二個閘極摻雜區之間將其隔開，不僅可維持相當的汲極飽和電流值(I dsat)，亦可提升半導體元件的最大崩潰電壓值(V bH)。
綜上所述，本發明的實施例所製造的半導體元件，由於在閘極有局部區域為閘極未摻雜區，在閘極未摻雜區下方的通道不具有閘極電壓(V g)所產生的垂直(Z軸)方向的電場。也就是說，電子經過此區域下方的通道時，電子流的加速減緩，進而可降低熱載子效應，並可同時減少驟回崩潰現象的發生，以提升元件的可靠度和使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40‧‧‧半導體元件
100‧‧‧基底
102‧‧‧閘介電層
104、104a、104b、104c‧‧‧閘極
105、105a、105b‧‧‧閘極摻雜區
106、106a、106b‧‧‧閘極未摻雜區
108、108a‧‧‧介電層
110‧‧‧源極區
112‧‧‧汲極區
114‧‧‧摻雜區
L1、L2‧‧‧寬度
圖1A至圖1F為本發明一實施例的半導體元件製造流程剖面圖。 圖2為本發明一實施例的半導體元件的結構剖面圖。 圖3為本發明另一實施例的半導體元件的結構剖面圖。 圖4為本發明又一實施例的半導體元件的結構剖面圖。 圖5A為依照本發明的實驗例和比較例所製造的半導體元件的模擬汲極電流-閘極電壓(I d-V g)特性曲線圖。 圖5B為依照本發明的實驗例和比較例所製造的半導體元件的模擬汲極電流-汲極電壓(I d-V d)特性曲線圖。
10‧‧‧半導體元件
100‧‧‧基底
102‧‧‧閘介電層
104b‧‧‧閘極
105a‧‧‧閘極摻雜區
106a‧‧‧閘極未摻雜區
108‧‧‧介電層
110‧‧‧源極區
112‧‧‧汲極區
L1、L2‧‧‧寬度

Claims (12)

  1. 一種半導體元件的製造方法，包括： 提供基底； 形成閘介電層以覆蓋部分所述基底； 形成閘極位於所述閘介電層上； 對部分所述閘極進行第一摻雜製程以在所述閘極形成多個閘極摻雜區和至少一個閘極未摻雜區，所述至少一個閘極未摻雜區位於所述閘極摻雜區之間且所述至少一個閘極未摻雜區的寬度總合為第一寬度； 形成介電層以覆蓋所述閘極的頂表面和側壁；以及 對所述基底進行第二摻雜製程以形成源極區和汲極區，其中所述源極區和所述汲極區之間的最短距離為第二寬度。
  2. 如申請專利範圍第1項所述的半導體元件的製造方法，所述第一寬度佔所述第二寬度的5%至40%。
  3. 如申請專利範圍第1項所述的半導體元件的製造方法，其中所述閘極未摻雜區的頂表面高於所述閘極摻雜區的頂表面。
  4. 如申請專利範圍第1項所述的半導體元件的製造方法，其中位於所述閘極未摻雜區上的所述介電層的頂表面低於位於所述閘極摻雜區上的所述介電層的頂表面。
  5. 一種半導體元件的製造方法，包括： 提供基底； 形成閘介電層以覆蓋部分所述基底； 形成閘極位於所述閘介電層上； 形成介電層以覆蓋所述閘極的頂表面和側壁；以及 對所述基底和部分所述閘極進行第三摻雜製程以在所述基底形成源極區和汲極區以及在所述閘極形成多個閘極摻雜區和至少一個閘極未摻雜區， 其中所述至少一個閘極未摻雜區位於所述閘極摻雜區之間，所述至少一個閘極未摻雜區的寬度總合為第一寬度，所述源極區和所述汲極區之間的最短距離為第二寬度。
  6. 如申請專利範圍第5項所述的半導體元件的製造方法，所述第一寬度佔所述第二寬度的5%至40%。
  7. 如申請專利範圍第5項所述的半導體元件的製造方法，其中所述閘極未摻雜區的頂表面與所述閘極摻雜區的頂表面實質上共平面。
  8. 一種半導體元件，包括： 基底，所述基底包括源極區和汲極區，其中所述源極區和所述汲極區之間的最短距離為第二寬度； 閘介電層位於所述基底上； 閘極位於所述閘介電層上，其中所述閘極具有多個閘極摻雜區和至少一個閘極未摻雜區，所述至少一個閘極未摻雜區位於所述閘極摻雜區之間且所述至少一個閘極未摻雜區的寬度總合為第一寬度；以及 介電層位於所述閘極的頂表面和側壁上。
  9. 如申請專利範圍第8項所述的半導體元件，所述第一寬度佔所述第二寬度的5%至40%。
  10. 如申請專利範圍第8項所述的半導體元件，其中所述閘極未摻雜區的頂表面與所述閘極摻雜區的頂表面實質上共平面。
  11. 如申請專利範圍第8項所述的半導體元件，其中所述閘極未摻雜區的頂表面高於所述閘極摻雜區的頂表面。
  12. 如申請專利範圍第11項所述的半導體元件，其中位於所述閘極未摻雜區上的所述介電層的頂表面低於位於所述閘極摻雜區上的所述介電層的頂表面。
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* Cited by examiner, † Cited by third party
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CN108039364B (zh) * 2017-09-25 2021-01-12 中国科学院微电子研究所 一种晶体管、钳位电路及集成电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201526162A (zh) * 2013-10-07 2015-07-01 格羅方德半導體公司 簡化的閘極優先高介電常數金屬閘極製造流程

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977588A (en) * 1997-10-31 1999-11-02 Stmicroelectronics, Inc. Radio frequency power MOSFET device having improved performance characteristics
US7118979B2 (en) * 2003-11-05 2006-10-10 Texas Instruments Incorporated Method of manufacturing transistor having germanium implant region on the sidewalls of the polysilicon gate electrode
KR101413651B1 (ko) * 2008-05-28 2014-07-01 삼성전자주식회사 트랜지스터를 구비한 반도체 소자 및 그 제조 방법
EP2828891B1 (en) * 2012-03-20 2017-03-15 Heptagon Micro Optics Pte. Ltd. Pn-structured gate demodulation pixel

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201526162A (zh) * 2013-10-07 2015-07-01 格羅方德半導體公司 簡化的閘極優先高介電常數金屬閘極製造流程

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