TWI570918B

TWI570918B - 半導體裝置及其製造方法

Info

Publication number: TWI570918B
Application number: TW104132958A
Authority: TW
Inventors: 馬洛宜庫馬; 李琮雄; 洪培恒; 李家豪; 張睿鈞
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2015-10-07
Filing date: 2015-10-07
Publication date: 2017-02-11
Also published as: TW201714303A

Description

半導體裝置及其製造方法

本揭露係有關於半導體裝置及其製造方法，且特別係有關於一種具有溝槽之半導體裝置及其製造方法。

半導體積體電路工業在過去數十年間經歷了快速的成長。半導體材料與設計技術的進步使得電路越來越小也越來越複雜。由於相關製程技術的進步，使得上述材料與設計方面的進步得以實現。在半導體發展的歷程中，由於能夠可靠地製造出的最小元件的尺寸越來越小，所以單位面積上可互連的元件數量越來越多。

半導體積體電路工業已做出了許多發展以致力於元件尺寸的縮小。然而，當最小元件的尺寸縮小時，許多挑戰隨之而生，例如裝置之結構可靠度。然而，目前的半導體積體裝置並非各方面皆令人滿意。

因此，業界仍須一種具有更高結構可靠度之半導體裝置。

本揭露提供一種半導體裝置，包括：基底，具有第一導電型；磊晶層，設於基底上且具有第一導電型；閘極電極，設於磊晶層上；源極區及汲極區，設於閘極電極之相反側之磊晶層中，其中源極區具有第一導電型，而汲極區具有第二導電型，且第一導電型與第二導電型不同；溝槽，自磊晶層之上表面延伸穿過源極區且延伸入磊晶層內，其中溝槽具有傾斜側壁以及底表面；及第一導電型連接區，具有第一導電型，其中第一導電型連接區圍繞溝槽之傾斜側壁並接觸溝槽之底表面，其中第一導電型連接區電性連接源極區及基底。

本揭露更提供一種半導體裝置之製造方法，包括：提供基底，基底具有第一導電型；形成磊晶層於基底上，且磊晶層具有第一導電型；形成閘極電極於磊晶層上；形成源極區及汲極區於閘極電極之相反側之磊晶層中，其中源極區具有第一導電型，而汲極區具有第二導電型，且第一導電型與第二導電型不同；形成溝槽，溝槽自磊晶層之上表面延伸穿過源極區且延伸入磊晶層內，其中溝槽具有傾斜側壁以及底表面；及形成第一導電型連接區，第一導電型連接區具有第一導電型，其中第一導電型連接區圍繞溝槽之傾斜側壁並接觸溝槽之底表面，其中第一導電型連接區電性連接源極區及基底。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧基底

102‧‧‧第一導電型之磊晶層

102T‧‧‧上表面

104‧‧‧閘極介電層

106‧‧‧閘極電極

108‧‧‧第一矽化物層

110‧‧‧源極區

112‧‧‧汲極區

114‧‧‧間隔物層

116‧‧‧第一重摻雜區

118‧‧‧第二重摻雜區

120‧‧‧溝槽

120’‧‧‧溝槽

120S‧‧‧傾斜側壁

120’S‧‧‧垂直側壁

120B‧‧‧底表面

120’B‧‧‧底表面

120T‧‧‧上部

122‧‧‧第一導電型連接區

122’‧‧‧第一導電型連接區

124‧‧‧摻雜步驟

126‧‧‧源極接點

128‧‧‧汲極接點

130‧‧‧第二矽化物層

132‧‧‧第三矽化物層

134‧‧‧介電層

200‧‧‧半導體裝置

200’‧‧‧半導體裝置

θ‧‧‧銳角

W1‧‧‧寬度

W2‧‧‧寬度

W3‧‧‧寬度

W4‧‧‧寬度

W5‧‧‧寬度

W6‧‧‧寬度

W7‧‧‧寬度

D1‧‧‧深度

D2‧‧‧深度

D3‧‧‧深度

D4‧‧‧深度

D5‧‧‧深度

D6‧‧‧深度

第1-4及6圖係本揭露實施例之半導體裝置在其製造方法中各階段的剖面圖。

第5圖係本揭露另一實施例之半導體裝置之剖面圖。

以下針對本揭露之半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，圖式之元件或裝置可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基底「上」時，有可能是指「直接」在其它層或基底上，或指某層在其它層或基底上，或指其它層或基底之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在此特別定義。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。需了解的是，本揭露之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露之特徵。

在本揭露中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

應注意的是，在後文中「基底」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基底表示之。此外，「基底表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。

本揭露中所提及之「銅」係包括銅及其合金。

本揭露實施例之半導體裝置係使用一具有傾斜側邊之溝槽以及一圍繞此溝槽之第一導電型連接區以確保源極區與基底之間的電性連接，並藉此提昇半導體裝置之結構可靠度。

第1-4及6圖係本揭露實施例之半導體裝置在其製造方法中各階段的剖面圖。參見第1圖，提供一基底100，此基底100具有第一導電型。此基底100可包括：單晶結構、多晶結構或非晶結構的矽或鍺之元素半導體；氮化鎵(GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)等化合物半導體；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半導體或其它適合的材料及/或上述組合。

在一些實施例中，上述第一導電型為P型，而基底100可為一重摻雜P型基底。在所述實施例中，“重摻雜”意指超過約10¹⁹/cm³的摻雜濃度，例如為約10¹⁹/cm³至約10²¹/cm³的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。

參見第1圖，形成磊晶層102於基底100上，此磊晶層102亦具有第一導電型。磊晶層102可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。此磊晶層102可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法形成。

在一些實施例中，當此第一導電型為P型時，具有第一導電型之磊晶層102為P型磊晶層，其可藉由在沈積磊晶層102時，於反應氣體中加入硼烷(BH₃)或三溴化硼(BBr₃)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層102後，再以硼離子或銦離子進行離子佈植。此磊晶層102之摻雜濃度可為約10¹⁶/cm³至約10¹⁸/cm³。

接著，可毯覆性沈積一閘極介電層104及位於其上之導電材料層(用以形成閘極電極106，未繪示)於磊晶層102上。接著，藉由一微影與蝕刻製程將導電材料層圖案化以形成設於閘極介電層104上(或設於磊晶層102上)之閘極電極106。

上述閘極介電層104之材料可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此閘極介電層104可藉由化學氣相沉積法(CVD)或旋轉塗佈法形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

前述導電材料層之材料(亦即閘極電極106之材料)可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此導電材料層之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

接著，可選擇性(optionally)進行一金屬矽化製程，以於閘極電極106之上表面形成第一矽化物層108。此第一矽化物層108可更進一步降低裝置之導通電阻。第一矽化物層108之材料可包括但不限於矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鈦(titanium silicide)、矽化鉭(tantalum silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)、或其它任何適合之金屬矽化物。

接著，形成源極區110及汲極區112於閘極電極106之相反側之磊晶層102中。此源極區110具有第一導電型，而汲極區112具有第二導電型，且此第一導電型與第二導電型不同。

在一些實施例中，當此第一導電型為P型，而第二導電型為N型時時，源極區110可為重摻雜P型源極區，此重摻雜P型源極區之摻雜濃度可為約10¹⁷/cm³至約10¹⁹/cm³。而汲極區112可為輕摻雜N型汲極區，此輕摻雜N型汲極區之摻雜濃度可為約10¹⁵/cm³至約10¹⁸/cm³。此外，磊晶層102之摻雜濃度對輕摻雜N型汲極區之摻雜濃度之比值可大於約2個數量級(亦即大於約100倍)。

源極區110與汲極區112可藉由離子佈植步驟形成。例如，在一實施例中，當源極區110為P型源極區110，而汲極區112為N型汲極區112，可於磊晶層102中預定形成此P型源極區110之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成P型源極區110，並可於磊晶層102中預定形成此N型汲極區112之區域佈植磷離子或砷離子以形成N型汲極區112。

在一些實施例中，如第1圖所示，此源極區110與汲極區112僅自磊晶層102之部分上表面102T延伸入磊晶層102中。源極區110之寬度W1小於磊晶層102之寬度W3，而汲極區112之寬度W2亦小於磊晶層102之寬度W3。此外，在一些實施例中，源極區110與汲極區112僅延伸入磊晶層102之部分深度。亦即，此源極區110之深度D1小於磊晶層102之深度D3，而汲極區112之深度D2亦小於磊晶層102之深度D3。此外，此源極區110與汲極區112皆稍微延伸入閘極電極106下方的磊晶層102中。

接著，參見第2圖形成第一重摻雜區116於源極區110中，並形成第二重摻雜區118於汲極區112中。此第一重摻雜區116及第二重摻雜區118具有第二導電型。此第一重摻雜區 116及第二重摻雜區118可藉由離子佈植步驟形成。例如，在一實施例中，當第二導電型為N型時，可於磊晶層102中預定形成此第一重摻雜區116及第二重摻雜區118之區域佈植磷離子或砷離子以形成此第一重摻雜區116及第二重摻雜區118。

此外，第一重摻雜區116之摻雜濃度對源極區110之摻雜濃度之比值可大於約2個數量級(亦即大於約100倍)。而第二重摻雜區118之摻雜濃度係大於汲極區112之摻雜濃度。

接著，參見第2圖，順應性形成間隔物層114於閘極電極106上以及部分源極區110與汲極區112上。此間隔物層114的材質可為氧化矽/氮化矽/氧化矽(ONO)、氮化矽/氧化矽(NO)、氧化矽、氮化矽、或其它任何適合之材料、或上述之組合。此間隔物層114可藉由化學氣相沉積法(CVD)形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

在一些實施例中，如第2圖所示，此第一重摻雜區116僅自源極區110之部分上表面102T延伸入磊晶層102中。第一重摻雜區116之寬度W4小於源極區110之寬度W1。此外，在一些實施例中，第一重摻雜區116僅延伸入源極區110之部分深度。亦即，此第一重摻雜區116之深度D4小於源極區110之深度 D1。此外，此第一重摻雜區116稍微延伸入間隔物層114下方的磊晶層102中。

相似地，在一些實施例中，如第2圖所示，此第二重摻雜區118僅自汲極區112之部分上表面102T延伸入磊晶層102中。第二重摻雜區118之寬度W5小於汲極區112之寬度W2。此外，在一些實施例中，第二重摻雜區118僅延伸入汲極區112之部分深度。亦即，此第二重摻雜區118之深度D5小於汲極區112之深度D2。此外，此第二重摻雜區118稍微延伸入間隔物層114下方的磊晶層102中。

在一些實施例中，如第2圖所示，源極區110完全圍繞第一重摻雜區116除上表面102T以外之側邊。汲極區112完全圍繞第二重摻雜區118除上表面102T以外之側邊。

接著，參見第3圖，形成溝槽120於磊晶層102中。此溝槽120自磊晶層102之上表面102T延伸穿過源極區110且延伸入磊晶層102內。詳細而言，此溝槽120延伸穿過第一重摻雜區116及源極區110，且停止於磊晶層102中。此溝槽120具有傾斜側壁120S以及底表面120B，且此溝槽120之傾斜側壁120S與溝槽120之底表面120B相交並夾一銳角θ，如第3圖所示。易言之，傾斜側壁120S與底表面120B之夾角並非90度。

詳細而言，溝槽120之上部120T之寬度W6(或溝槽120與磊晶層102之上表面102T位於同水平線上之寬度W6)寬於溝槽120之底表面120B之寬度W7。易言之，溝槽120為錐型(tapered shape)。

在一些實施例中，如第3圖所示，一部分之磊晶層 102被移除以形成溝槽120。移除部分磊晶層102之方法包括形成一光阻圖案層(未繪示)於磊晶層102上，以露出欲去除的部分磊晶層102。可藉由光學微影(photolithography)、浸潤式微影(immersion lithography)、離子束微影(ion-beam writing)或其它適當的技術來形成光阻圖案層。舉例來說，光學微影包括旋轉塗佈、軟烤、曝光、後曝烤、顯影、清洗、乾燥及其它適當製程。

接著，磊晶層102露出的部分可藉由乾蝕刻、濕蝕刻或上述之組合移除，以形成具有傾斜側壁120S之溝槽120。此濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。乾蝕刻步驟可在進行一段時間之後停止蝕刻，以留下局部的磊晶層102。因此，僅有一部分之磊晶層102被移除以形成溝槽120。此外，可藉由濕式剝除法、電漿灰化法或其結合移除任何所使用的光阻圖案層(未繪示)。

此外，在一些實施例中，如第3圖所示，溝槽120僅自第一重摻雜區116延伸入磊晶層102內。溝槽120之最大寬度W6小於第一重摻雜區116之寬度W4。此外，在一些實施例中，溝槽120延伸穿過源極區110且僅延伸入部分磊晶層102中。易言之，溝槽120之深度D6大於源極區110之深度D1，但小於磊晶層102之深度D3。

接著，參見第4圖，形成具有第一導電型之第一導電型連接區122於磊晶層102與基底100中。此第一導電型連接區122可藉由摻雜步驟124形成。此摻雜步驟124摻雜磊晶層102中對應溝槽120之區域。第一導電型連接區122之摻雜濃度比源極區110及磊晶層102之摻雜濃度高。由於溝槽120具有傾斜側壁120S，此第一導電型連接區122不但可接觸溝槽120之底表面120B，更可圍繞溝槽120之傾斜側壁120S，並可藉此電性連接基底100以及鄰接溝槽120之傾斜側壁120S的源極區110。

第5圖係本揭露另一實施例之半導體裝置200’之剖面圖。第5圖所示之實施例與前述第4圖之實施例之差別在於第5圖之半導體裝置之溝槽具有垂直側壁，而非傾斜側壁。易言之，第5圖所示之溝槽120’之垂直側壁120’S係垂直或正交於底表面120’B。應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，故此部分在後文中將不再贅述。

如第5圖所示，由於溝槽120’具有垂直側壁120’S，而非傾斜側壁，第一導電型連接區122’無法圍繞整個垂直側壁120’S，也因此無法接觸源極區110。因此，在第5圖中，源極區110無法藉由第一導電型連接區122’而電性連接至基底100，且會因此導致裝置可靠度之問題。上述可靠度問題亦稱為未鉗制感應切換問題(unclamped inductive switching issue)。

相較於第5圖，由於第4圖中的溝槽120具有傾斜側壁120S，第一導電型連接區122可圍繞整個溝槽120的傾斜側壁120S，也因此可接觸源極區110。因此，源極區110可藉由第一導電型連接區122而電性連接至基底100，並可藉此提升裝置之可靠度。

繼續參見第4圖，在一些實施例中，溝槽120之傾斜側壁120S與底表面120B所夾之銳角θ可為約45度至約88度，例如為約60度至約70度。應注意的是，如果此銳角θ太大，例如大於88度，則第一導電型連接區122無法有效接觸源極區110，使得源極區110無法藉由第一導電型連接區122電性連接至基底100，且會因此導致裝置可靠度之問題。然而，若此銳角θ太小，例如小於45度，則溝槽120會佔據過多半導體裝置之面積，故會妨礙半導體裝置之微小化。

在一些實施例中，參見第4圖，第一導電型連接區122可自源極區110延伸入基底100中。詳細而言，在一些實施例中，第一導電型連接區122可自磊晶層102之上表面102T延伸入基底100中。

接著，參見第6圖，形成源極接點(source contact)126與汲極接點(drain contact)128。源極接點126係電性連接至第一重摻雜區116及源極區110，而汲極接點128係電性連接至第二重摻雜區118及汲極區112。

源極接點126與汲極接點128之材料可各自獨立地包括但不限於銅(copper)、鋁(aluminum)、鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。此源極接點126與汲極接點128之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。

參見第6圖，在一些實施例中，源極接點126可填入溝槽120中，且源極接點126設於溝槽120中之部分係順應性覆蓋溝槽120之傾斜側壁120S以及底表面120B，如第6圖所示。

接著，可選擇性(optionally)進行一金屬矽化製程，以於源極接點126與溝槽120之間形成第二矽化物層130，並於汲極接點128與第二重摻雜區118之間形成第三矽化物層132。易言之，第二矽化物層130係設於源極接點126位於溝槽120中的部分與溝槽120之傾斜側壁120S以及底表面120B之間。此第二矽化物層130與第三矽化物層132可更進一步降低裝置之導通電阻。

此第二矽化物層130與第三矽化物層132之材料可包括但不限於矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鈦(titanium silicide)、矽化鉭(tantalum silicide)、矽化鉑(platinum silicide)、矽化鉺(erbium silicide)、或其它任何適合之金屬矽化物。

再者，可於溝槽120中的源極接點126上形成介電層134，且源極接點126設於溝槽120中之部分係設於介電層134與溝槽120之間。此介電層134之材料可包括，但不限於氧化矽、氮化矽、氮氧化矽、或其它任何適合之材料、或上述之組合。此介電層134可藉由化學氣相沉積法(CVD)形成，此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

參見第6圖，半導體裝置200包括具有第一導電型之基底100、設於基底100上且具有第一導電型之磊晶層102、以及設於磊晶層102上之閘極電極106。半導體裝置200更包括設於閘極電極106之相反側之磊晶層102中之源極區110及汲極區112。此源極區110具有第一導電型，而汲極區112具有第二導電型，且第一導電型與第二導電型不同。半導體裝置200更包括溝槽120，此溝槽120自磊晶層102之上表面102T延伸穿過源極區110且延伸入磊晶層102內，且此溝槽120具有傾斜側壁120S以及底表面120B。半導體裝置200更包括具有第一導電型之第一導電型連接區122。此第一導電型連接區122圍繞溝槽120之傾斜側壁120S並接觸溝槽120之底表面120B。且此第一導電型連接區122電性連接源極區110及基底100。上述溝槽120之傾斜側壁120S與溝槽120之底表面120B相交並夾銳角θ，其中銳角θ為45度至88度。

半導體裝置200可更包括設於源極區110中之第一重摻雜區116。此第一重摻雜區116具有第二導電型，且溝槽120可延伸穿過源極區110中的第一重摻雜區116。半導體裝置200可更包括設於汲極區112中之第二重摻雜區118，且此第二重摻雜區118具有第二導電型。

半導體裝置200可更包括源極接點126(source contact)，此源極接點126填入溝槽120中且電性連接至第一重摻雜區116及源極區110。半導體裝置200可更包括汲極接點 128(drain contact)，此汲極接點128電性連接至第二重摻雜區118及汲極區112。

半導體裝置200可更包括設於溝槽120中的源極接點126上之介電層134，且源極接點126設於溝槽120中之部分係設於介電層134與溝槽120之間。

半導體裝置200可更包括設於閘極電極106上之第一矽化物層108、設於源極接點126與溝槽120之間之第二矽化物層130、以及設於汲極接點128與第二重摻雜區118之間之第三矽化物層132。

此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。

綜上所述，由於本揭露之半導體裝置的溝槽具有傾斜側壁，第一導電型連接區可圍繞溝槽的傾斜側壁，也因此可接觸源極區。因此，源極區可藉由第一導電型連接區而電性連接至基底，並可藉此提升裝置之可靠度。

值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本揭露之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本揭露之半導體裝置及其製造方法並不僅限於第1-6圖所圖示之狀態。本揭露可以僅包括第1-6圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本揭露之半導體裝置及其製造方法中。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。