TWI570861B - 封裝結構及其製法 - Google Patents

Description

封裝結構及其製法

本發明係有關一種封裝結構，尤指一種單層線路層之封裝結構及其製法。

隨著半導體封裝技術的演進，於智慧型手機、平板、網路、筆記型電腦等產品中，半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如，球柵陣列式(Ball grid array，簡稱BGA)、四方扁平式半導體封裝件(Quad-Flat Package，簡稱QFP)或四方扁平無導腳式(Quad Flat Nonlead Package，簡稱QFN)半導體封裝件等。

如第1A圖所示，習知QFP封裝結構1包括：承載座10、位於該承載座10周圍之複數導腳11、黏接至該承載座10上並以複數焊線120電性連接該導腳11之電子元件12、以及包覆該電子元件12、承載座10、焊線120及導腳11之如封裝膠體之絕緣層13，且該導腳11凸伸出該絕緣層13。

然而，習知QFP封裝結構1之製法中，該承載座10與該些導腳11係來自於導線架，故無法任意佈線，亦即限制線路與接點之設計。例如，習知導線架之一排導腳11 之總長約佔有400um，該承載座10之總長約佔有125um，故已限制該導腳11之I/O數量與長度(pitch)。

再者，於進行封裝時，受限於該導線架之固定尺寸與該焊線120之高度，故習知QFP封裝結構1之整體厚度較厚，且難以薄化。

又，習知QFP封裝結構1中，受限於該導線架之設計，導致其導腳11之數量少，亦即接點數量少，因而難以實現高接點數量與薄型化之需求。

如第1B圖所示，習知BGA封裝結構1’能在相同單位面積之封裝基板上容納更多輸入/輸出接點(I/O connection)以符合高度集積化(Integration)之晶片所需。所述之封裝結構1’包括：於上側10a與下側10b具有一線路層11a,11b之一承載板10’、設於該承載板10’上側10a並以複數導電凸塊120’電性連接該線路層11a之電子元件12、包覆該些導電凸塊120’之如底膠之絕緣層13、以及設於該承載板10’下側10b之線路層11b上之複數如焊球之導電元件14，且該承載板10’中具有電性連接該線路層11a,11b之導電柱100。因此，該電子元件12係以打線接合(wre bonding)或覆晶接合(Flip chip)方式電性連接該承載板10’，再於該承載板10’下側10b之線路層11b植設導電元件14而進行電性外接，以達到高腳數之目的。

惟，習知BGA封裝結構1’中，於更高頻使用時或高速操作時，因訊號傳遞路徑過長(即導電元件14、線路層11a,11b與導電柱100)而無法提昇電性表現，以致於該封 裝結構1’之效能有所限制。

再者，習知BGA封裝結構1’需製作至少兩層線路層11a,11b與導電柱100(如鑽孔製程，且於導通孔內鍍上銅材，以作為層與層間之連接)，故整體結構不僅難以符合薄化需求，且因生產製程複雜、流程長而難以降低製造成本。

又，習知BGA封裝結構1’因需製作較多的連接介面(如兩線路層11a,11b與導電柱100之間)，且需使用各層材質不相同之複合式承載板10’，故不僅容易發生分層，且大幅增加製造成本。

另外，因該承載板10’係由多層(多種原材料組成)熱膨脹係數(thermal expansion coefficient，簡稱CTE)與電性特質不匹配之複合式材質所構成，特別是材料間之CTE不匹配，故於製程中容易發生翹曲。

因此，如何避免習知技術中之種種缺失，實已成為目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明提供一種封裝結構，係包括：一絕緣層，係具有相對之第一表面與第二表面；複數導電柱，係嵌埋於該絕緣層中且其端面係外露於該絕緣層之第一表面；一線路層，係嵌設於該絕緣層之第二表面上並電性連接該些導電柱；至少一電子元件，係設於該線路層上並電性連接該線路層；以及一包覆層，係形成於該線路層與該絕緣層之第二表面上並包覆該電子元件。

本發明復提供一種封裝結構之製法，係包括：形成複數導電柱於一導體層上；形成一絕緣層於該導體層與該些導電柱上，其中，該絕緣層係具有相對之第一表面與第二表面，且令該些導電柱之端面外露於該絕緣層之第一表面；移除該導體層之部分材質，使該導體層作為線路層；於該線路層上設置至少一電子元件，且該電子元件電性連接該線路層；以及於該線路層與該絕緣層之第二表面上形成一包覆層，使該包覆層包覆該電子元件。

本發明另提供一種封裝結構之製法，係包括：形成複數導電柱於一導體層上；形成一絕緣層於該導體層與該些導電柱上，並使該絕緣層完全包覆該些導電柱，其中，該絕緣層係具有相對之第一表面與第二表面；移除部分的絕緣層，令該些導電柱之端面外露於該絕緣層之第一表面；移除該導體層之部分材質，使該導體層作為線路層；於該線路層上設置至少一電子元件，且該電子元件電性連接該線路層；以及於該線路層與該絕緣層之第二表面上形成一包覆層，使該包覆層包覆該電子元件。

由上可知，本發明封裝結構及其製法，係藉由僅需製作一層線路層，且以該導電柱作外接墊之設計，使該線路層結合電子元件，而導電柱結合焊球，以縮短訊號傳遞路徑，因而能減少訊號損失，故能提昇電氣特性。

再者，本發明封裝結構藉由將複數導電柱形成於單一線路層上之設計，使該些導電柱之端面作外接墊，因而無需製作另一層線路，故能省略習知鑽孔製程、填孔製程、 第二線路層之製作等，因而不僅大幅降低封裝結構之厚度以符合薄化之需求，且能大幅降低製造成本。

又，本發明封裝結構係於單一線路層與該些導電柱間具有連接介面，使其連接介面之數量少於習知技術之連接介面之數量，因而能避免分層問題，且因直接將該導電層圖案化製作成該線路層，故能大幅降低製造成本。

另外，本發明之絕緣層係為單一材質，而非習知承載板之複合式材質，故能避免該絕緣層之應力分佈不均而發生翹曲之問題。

1、1’、2‧‧‧封裝結構

10‧‧‧承載座

10’‧‧‧承載板

10a‧‧‧上側

10b‧‧‧下側

100‧‧‧導電柱

11‧‧‧導腳

11a、11b、20’‧‧‧線路層

12、22‧‧‧電子元件

120‧‧‧焊線

120’、220‧‧‧導電凸塊

13、25‧‧‧絕緣層

14、24‧‧‧導電元件

20‧‧‧導體層

21‧‧‧導電柱

21a‧‧‧端面

23‧‧‧包覆層

25a‧‧‧第一表面

20b‧‧‧第二表面

200‧‧‧凹狀

S‧‧‧切割路徑

第1A圖係為習知QFP封裝結構的剖視示意圖；第1B圖係為習知BGA封裝結構之剖視示意圖；以及第2A至2H圖係為本發明之封裝結構之製法之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第2A至2G圖係為本發明之封裝結構2之製法之剖視示意圖。

如第2A圖所示，提供一導體層20。於本實施例中，該導體層20係為金屬材，例如銅，但不限於此。

如第2B圖所示，形成複數導電柱21於該導體層20上。

如第2C圖所示，形成一絕緣層25於該導體層20與該些導電柱21上，並使該絕緣層25完全包覆該些導電柱21，其中，該絕緣層25係具有相對之第一表面25a與第二表面25b。

於本實施例中，形成該絕緣層25之材質係為底層塗料(Primer)或介電材料。

如第2D圖所示，移除該絕緣層25之第一表面25a之部分材質，令該些導電柱21之端面21a外露於該絕緣層25之第一表面25a。

又，於其它實施例中可利用整平製程(如研磨絕緣層25之方式)，使該些導電柱之端面齊平該絕緣層之第一表面。

如第2E圖所示，圖案化移除該導體層20之部分材質 與該絕緣層25之第二表面25b之部分材質，使該導體層20作為線路層20’，且令該絕緣層25之第二表面25b露出該線路層20’之部分表面。

於本實施例中，該線路層20’係電性連接該些導電柱21。

再者，係以蝕刻方式進行圖案化，故該線路層20’之側面會呈現凹狀200。

如第2F圖所示，於該線路層20’上設置至少一電子元件22，且該電子元件22電性連接該線路層20’。

於本實施例中，該電子元件22係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體元件(如晶片)，而該被動元件係例如電阻、電容及電感。

再者，該電子元件22係藉由複數導電凸塊220以經由該線路層20’電性連接至該些導電柱21。

如第2G圖所示，於該線路層20’與該絕緣層25之第二表面25b上形成一包覆層23，使該包覆層23包覆該電子元件22與該些導電凸塊220。

於本實施例中，該包覆層23係以鑄模方式(molding)、塗佈方式或壓合方式形成於該承載板20上，且形成該包覆層23之材質係為鑄模化合物(Molding Compound)、底層塗料(Primer)、或如環氧樹脂(Epoxy)之介電材料。

再者，於另一實施例中，該電子元件22之上表面亦可外露於該包覆層23之上表面。

又，於其它實施例中，亦可先形成底膠(圖略)以包 覆該些導電凸塊220，再形成該包覆層23。

如第2H圖所示，形成複數如焊球之導電元件24於該絕緣層25之第一表面25a上，且沿如第2G圖所示之切割路徑S進行切單製程，以獲得複數封裝結構2。

於本實施例中，該些導電元件24係結合並電性連接該些導電柱21之端面21a，以藉由該些導電元件24堆疊結合其它電子裝置(圖略)。

本發明封裝結構2之製法中，係藉由僅需製作一層線路層20’，且以該導電柱21作外接墊，使該線路層20’結合該電子元件22，而該些導電柱21結合該些導電元件24，以縮短訊號傳遞路徑，因而能減少訊號損失，故能提昇電氣特性。

再者，本發明封裝結構2藉由將複數導電柱21形成於單一線路層20’上之設計，使該些導電柱21之端面21a作外接墊，因而無需製作另一層線路，故能省略習知鑽孔製程、填孔製程、第二線路層之製作等，因而不僅大幅降低該封裝結構2之整體厚度以符合薄化之需求，且能大幅降低製造成本。

又，本發明封裝結構2係於單一線路層20’與該些導電柱21間具有連接介面，使其連接介面之數量少於習知技術之連接介面之數量，因而能降低分層之風險，故可靠度提高，且因直接將該導體層20圖案化製作成該線路層20’，故能大幅降低製造成本。

另外，本發明之絕緣層25係為單一材質，而非習知承 載板之複合式材質，故能避免該絕緣層25之應力分佈不均而發生翹曲之問題。

本發明復提供一種封裝結構2，係包括：一絕緣層25、複數導電柱21、一線路層20’、至少一電子元件22、以及一包覆層23。

所述之絕緣層25係具有相對之第一表面25a及第二表面25b。

所述之導電柱21係嵌埋於該絕緣層25中且其端面21a係外露於該絕緣層25之第一表面25a。

所述之線路層20’係嵌設於該絕緣層25之第二表面25b上並電性連接該些導電柱21。

所述之電子元件22係設於該線路層20’上並電性連接該線路層20’。例如，該電子元件22係為主動元件、被動元件或其二者組合，且該電子元件22係以覆晶方式電性連接該線路層20’。

所述之包覆層23係形成於該線路層20’與該絕緣層25之第二表面25b上並包覆該電子元件22。

於一實施例中，該線路層20’係定義供電性連接該電子元件22，且該些導電柱21之端面21a係定義為外接墊。

於一實施例中，該導電柱之端面係齊平該絕緣層之第一表面(圖略)。

於一實施例中，所述之封裝結構2復包括複數導電元件24，係結合於該絕緣層25之第一表面25a上並電性連接該些導電柱21之端面21a。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧封裝結構

20’‧‧‧線路層

21‧‧‧導電柱

21a‧‧‧端面

22‧‧‧電子元件

220‧‧‧導電凸塊

23‧‧‧包覆層

24‧‧‧導電元件

25‧‧‧絕緣層

25a‧‧‧第一表面

25b‧‧‧第二表面

Claims (13)

1. 一種封裝結構，係包括：一絕緣層，係具有相對之第一表面與第二表面；複數導電柱，係嵌埋於該絕緣層中且其端面係外露於該絕緣層之第一表面以作為外接墊；一線路層，係嵌設於該絕緣層之第二表面上並覆蓋該些導電柱以電性連接該些導電柱，其中，該線路層之側面呈現凹狀；至少一電子元件，係設於該線路層上並電性連接該線路層；以及一包覆層，係形成於該線路層與該絕緣層之第二表面上並包覆該電子元件。
2. 如申請專利範圍第1項所述之封裝結構，其中，該線路層係供電性連接該電子元件。
3. 如申請專利範圍第1項所述之封裝結構，其中，該導電柱之端面係齊平該絕緣層之第一表面。
4. 如申請專利範圍第1項所述之封裝結構，其中，該電子元件係為主動元件、被動元件或其二者組合。
5. 如申請專利範圍第1項所述之封裝結構，其中，該電子元件係以覆晶方式電性連接該線路層。
6. 如申請專利範圍第1項所述之封裝結構，復包括複數導電元件，係形成於該絕緣層之第一表面上並電性連接該些導電柱。
7. 一種封裝結構之製法，係包括： 形成複數導電柱於一導體層上；形成一絕緣層於該導體層與該些導電柱上，其中，該絕緣層係具有相對之第一表面與第二表面，且令該些導電柱之端面外露於該絕緣層之第一表面以作為外接墊；移除該導體層之部分材質，使該導體層作為線路層，其中，該線路層覆蓋該些導電柱以電性連接該些導電柱，且該線路層之側面呈現凹狀；於該線路層上設置至少一電子元件，且該電子元件電性連接該線路層；以及於該線路層與該絕緣層之第二表面上形成一包覆層，使該包覆層包覆該電子元件。
8. 一種封裝結構之製法，係包括：形成複數導電柱於一導體層上；形成一絕緣層於該導體層與該些導電柱上，並使該絕緣層完全包覆該些導電柱，其中，該絕緣層係具有相對之第一表面與第二表面；移除部分的絕緣層，令該些導電柱之端面外露於該絕緣層之第一表面以作為外接墊；移除該導體層之部分材質，使該導體層作為線路層，其中，該線路層覆蓋該些導電柱以電性連接該些導電柱，且該線路層之側面呈現凹狀；於該線路層上設置至少一電子元件，且該電子元件電性連接該線路層；以及 於該線路層與該絕緣層之第二表面上形成一包覆層，使該包覆層包覆該電子元件。
9. 如申請專利範圍第7或8項所述之封裝結構之製法，其中，該線路層係供電性連接該電子元件。
10. 如申請專利範圍第7或8項所述之封裝結構之製法，其中，該導電柱之端面係齊平該絕緣層之第一表面。
11. 如申請專利範圍第7或8項所述之封裝結構之製法，其中，該電子元件係為主動元件、被動元件或其二者組合。
12. 如申請專利範圍第7或8項所述之封裝結構之製法，其中，該電子元件係以覆晶方式電性連接該線路層。
13. 如申請專利範圍第7或8項所述之封裝結構之製法，復包括形成複數導電元件於該絕緣層之第一表面上，且該些導電元件電性連接該些導電柱。