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TWI569445B - 半導體裝置 - Google Patents

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TWI569445B
TWI569445B TW101100802A TW101100802A TWI569445B TW I569445 B TWI569445 B TW I569445B TW 101100802 A TW101100802 A TW 101100802A TW 101100802 A TW101100802 A TW 101100802A TW I569445 B TWI569445 B TW I569445B
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drain
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Inventor
新田恭也
Original Assignee
瑞薩電子股份有限公司
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Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201244095A publication Critical patent/TW201244095A/zh
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Description

半導體裝置
本發明係有關半導體裝置，尤其有關適用於具有LDMOSFET之半導體裝置之有效技術者。
近年以來，普遍使用GSM(Global System for Mobile Communications)方式、PCS(Personal Communications Service)方式、PDC(Personal Digital Cellular)方式、CDMA(Code Division Multiple Access)方式之通訊方式之行動體通訊裝置(所謂行動電話)。
一般而言，此種之行動體通訊裝置係以進行電波之發射與收訊之天線、增幅電力調變之高頻信號，供給至天線之高頻電力增幅器(RF(radio frequency)功率模組)、將以天線收訊之高頻信號加以信號處理之收訊部、進行此等之控制之控制部、然後於此等供給電源電壓之電池所構成。
於上述高頻電力增幅器中，對於大的負荷變動而言，要求高破壞承受量，於高頻電力增幅器之增幅裝置中，多為使用LDMOS(Laterally Diffused MOS：橫方向擴散MOS)電晶體。
例如，於下述專利文獻1(日本特開2010-50219號公報)中，揭示有在於LDMOS部(10a)之N型磊晶層(12)上，形成閘極氧化膜(24a)及閘極電極(25a)，於LDMOS部(10a)之層間絕緣層(14)內，形成電性連接各源極電極或各汲極電極與P+領域(17a～17c)或N+領域(18)化連接配線(26a～26c)之半導體裝置。
又，下述專利文獻2(日本特開2009-32968號公報)中，揭示有LDMOS之汲極領域(5)係使用做為二極體之陰極領域(11)，LDMOS之後閘極領域(4)係使用做為二極體之陽極領域(14)之半導體裝置。又，上述半導體裝置中，與汲極領域(5)電性連接之汲極電極(9)及電性連接於後閘極領域(4)之源極電極(8)係形成於層間絕緣膜(10)之連接孔內。
又，下述專利文獻3(日本特開2007-173314號公報)中，揭示有令與形成於LDMOSFET之源極領域和基板(1)之背面之源極背面電極(36)電性連接之p型打孔層(4)，由令不純物高濃度摻雜之低阻抗之p型多結晶矽膜或低阻抗之金屬膜形成之半導體裝置。又，揭示有電性連接上述LDMOSFET之基本單位之源極彼此之源極配線係視為配線24A，形成源極配線之配線層數係較形成汲極配線(配線24B、29B、33)之配線層數為少之半導體裝置。
然而，於本欄中，括弧內係顯示記載於各專利文獻之符號。
[先前技術文獻] [專利文獻] [專利文獻1]
日本特開2010-50219號公報
[專利文獻2]
日本特開2009-32968號公報
[專利文獻3]
日本特開2007-173314號公報
本發明人乃從事使用於上述行動體通訊裝置之LDMOSEFE(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、橫方向擴散MOSFET、LDMISFET，以下單純以「LDMOS」稱之)之研究開發。
上述LDMOS係為提高耐壓，採用使汲極領域附近之不純物向橫方向擴散之構造。此LDMOS之源極領域係介由源極連接部，與源極線連接，LDMOS之汲極領域係介由汲極連接部，與汲極線連接。
此時，源極連接部與汲極連接部間，以及於源極線與汲極間，會產生寄生電容。此寄生電容係伴隨元件之微細化而變大，使具有LDMOS之半導體裝置之特性劣化。
尤其，使用LDMOS之上述移動體通訊裝置用之高頻電力增幅器中，對於1次之電池之充電，需保持長的裝置(機器)之驅動時間的觀點來看，要求有高的電力效率。此電力效率係對於輸入至高頻電力增幅器之電力而言，從高頻電力增幅器輸出之電力之比例，而上述寄生電容乃成為電力效率下降之要因，就結果而言，成為裝置(機器)整體之特性之劣化之要因。
在此，本發明係達成具有LDMOS之半導體裝置之特性之提升為目的。尤其，經由減低具有LDMOS之半導體裝置之寄生電容，達成該特性之提升為目的。
又，達成具有LDMOS之半導體裝置之小型化的同時，達成該特性之提升為目的。
本發明所揭示之發明中，簡單說明代表性之概要之結果，則如下所述。
本發明中所揭示之發明中，代表性之實施形態所示之半導體裝置係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET。更且，具有(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)配置於前述源極連接部上之源極配線、和(d)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部。更且，具有(e)具有配置於前述汲極連接部上之汲極配線，前述汲極連接部係於前述第1領域中，配置呈向前述第1方向延伸存在之線狀，前述源極連接部係於前述第2領域中，於前述第1方向置入特定間隔加以配置之複數之分割汲極連接器。
本發明中所揭示之發明中，代表性之實施形態所示之半導體裝置係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET。更且，具有(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)配置於前述源極連接部上之源極配線、和(d)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部。更且，具有(e)具有配置於前述汲極連接部上之汲極配線，前述汲極連接部係具有於前述第1領域中，於前述第1方向置入第1間隔加以配置之複數之分割汲極連接器，前述源極連接部係於前述第2領域中，於前述第1方向置入前述第1間隔加以配置之複數之分割源極連接器。更且，前述複數之分割汲極連接器之各分割汲極連接器之前述第1方向之位置，係偏移位於前述複數之分割汲極連接器之前述第1方向之位置間加以配置。
本發明中所揭示之發明中，代表性之實施形態所示之半導體裝置係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET。更且，具有(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)配置於前述源極連接部上之源極配線、和(d)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部。更且，具有(e)具有配置於前述汲極連接部上之汲極配線，前述汲極連接部係具有於前述第1領域中，於前述第1方向置入第1間隔加以配置之複數之分割汲極連接器，前述源極連接部係於前述第2領域中，於前述第1方向置入前述第1間隔加以配置之複數之分割源極連接器。更且，前述複數之分割汲極連接器之各分割汲極連接器之前述第1方向之位置，係對應於前述複數之分割源極連接器之前述第1方向之位置加以排列配置，前述汲極配線係於前述第1領域中，具有於前述第1方向置入第2之間隔之複數之分割汲極配線部。
本發明中所揭示之發明中，代表性之實施形態所示之半導體裝置係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET。更且，具有(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部。更且，具有(d)具有配置於前述汲極連接部上之汲極配線，前述源極連接部係於前述第2領域中，具有在於前述第1方向置入特定之間隔加以配置之複數之分割源極連接器，於前述源極連接部上，未形成與前述源極連接部電性連接之源極配線。
本發明所揭示之發明中，根據以下所示代表性之實施形態所示之半導體裝置時，可提升半導體裝置之特性。
又，本發明所揭示之發明中，根據以下所示代表性之實施形態所示之半導體裝置時，可達成半導體裝置之小型化之同時，可達該特性之提升。
以下之實施形態中，在方便上有需要之時，雖分割成複數部分或實施形態加以說明，除了特別明示之情形之外，此等之間非互相無關係，是為一方乃另一方之一部分或全部之變形例、應用例、詳細說明、補充說明等之關係。又，以下之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)之時，除了特別明示之時以及限定於原理上明顯特定之數之時等，非限定於該特定之數，可為特定數以上或以下者。
更且，以下之實施形態中，該構成要素(包含要素步驟等)係除了明示之情形以及原理上明顯必需之情形等之時之外，並不一定是需要的。同樣，在以下之實施形態中，言乃該構成要素之形狀、位置關係等時，除了特別明示之情形以及原理上明顯為非之情形等之時之外，實質上包含近似或類似於該形狀等。此係對於上述數值(包含個數、數值、量、範圍等)等亦相同。
以下，將本發明之實施形態，根據圖面加以詳細說明。然而，在於說明實施形態之全圖中，具有同一機能之構件，附上同一或關連之符號，省略其重覆之說明。又，以下之實施形態中，除了特別之需要，原則上不重覆同一或同樣部分之說明。
又，實施形態所使用之圖面中，即使為剖面圖，為了使圖面易於辨視，亦有省略陰影之情形。又，即使為平面圖，為了使圖面易於辨視，亦有附上陰影之情形。
(實施形態1)以下，參照圖面同時，對於本實施形態之半導體裝置之構造與製造方法，詳細加以說明。
[構造說明]圖1～3係模式性顯示本實施形態之半導體裝置之構成圖，圖1係剖面斜視圖，圖2係剖面圖，圖3係主要部平面圖。
對於本實施形態之半導體裝置之特徵構成，參照圖1～3加以說明。
本實施形態之半導體裝置係具有形成於半導體基板1上之磊晶層2之主表面的LDMOS。
此LDMOS係具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘絕緣膜8形成之閘極電極G。
在此，LDMOS係MOSFET元件之一種，具有以下特徵(第1～第3特徵)之MOSFET元件。
做為第1特徵，LDMOS係可在短通道長下，高電壓動作之故，於閘極電極G之汲極側，形成LDD(Lightly doped drain)領域。即，LDMOS之汲極係由高不純物濃度之n+型領域(在此為n+型汲極領域14)、和較其為低不純物濃度之LDD領域(在此為第1之n-型汲極領域10和第2之n-型汲極領域13)所構成，n+型領域(n+型汲極領域14)係介由LDD領域，從閘極電極G遠離而形成。由此，可實現高耐壓。汲極側之LDD領域之電荷量(不純物濃度)及閘極電極G之端部與n+型汲極領域(汲極高濃度領域)14間之距離係使LDMOS之擊穿電壓成為最大值，加以最佳化者為佳。
做為第2之特徵，LDMOS係於源極側之源極領域(n-型源極領域11及n+型源極領域15)和通道形成領域，擊穿阻止用之p型井(p型基極領域)7。LDMOS之汲極側(汲極領域)中，此p型井7係未形成，或僅接觸在接近於通道形成領域側之汲極領域之端部之一部分而形成。換言之，於汲極領域(在此為第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14所成之汲極領域)下，存在未形成p型井7之領域。又，再換言之，至少於構成汲極之n+型汲極領域14之下，未形成p型井7。
做為第3之特徵，LDMOS係源極領域(在此為n-型源極領域11及n+型源極領域15)和汲極領域(在此為第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)，對於閘極電極G而言，具有非對稱之構造。
尤其，LDMOS係構成源極領域之n+型源極領域15與閘極電極G之源極領域側之端部之距離(在此為「DS」)、和構成汲極領域之n+型汲極領域14與閘極電極G之源極領域側之端部之距離(在此為「DD」)為非對稱，有DS<DD之關係。
接著，對於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G之圖案形狀(由上面所視之平面之形狀)，加以說明。
閘極電極G係如圖3所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖3中為閘極電極G之左側、第1領域)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖3中為閘極電極G之右側、第2領域)，配置成汲極領域延伸存在於Y方向。
又，構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1等)。
又，雖未示於圖3，如圖1所示，介由金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由此金屬矽化層17，電性連接汲極領域(在此為n+型汲極領域14)與汲極柱P1D。又，雖未示於圖1，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖3中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖3中為閘極電極G之左側)。
如圖3所示，汲極柱P1D係延伸存在於Y方向之線狀。換言之，汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係在Y方向具有長邊之矩形狀。
又，源極柱P1S係由複數之分割源極柱(分割源極連接器)P1S所成。即，四角框狀之分割源極柱P1S係於X方向及Y方向，配置呈陣列狀。換言之，分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係矩形狀，在Y方向，置入特定之間隔，加以複數配置。令配置於Y方向之複數之分割源極柱P1S稱為分割源極柱列。圖3中，於閘極電極G之左側領域，使3列之分割源極柱列，置入特定之間隔，配置於X方向。然而，本說明書中，雖然「源極柱」與「分割源極柱」以相同之符號「P1S」加以表示，無特別之情形下，「源極柱」係表示複數之分割源極柱P1S整體。
如圖1及圖2所示，於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖1及圖2，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖3所示，汲極配線M1D係使被覆汲極柱P1D，配置呈延伸存在於Y方向之線狀。又，源極配線M1S係使被覆複數之分割源極柱P1S，配置呈延伸存在於Y方向之線狀。汲極配線M1D、源極配線M1S及閘極配線M1G係第1層配線。
又，如圖1及圖3所示，汲極配線M1D係介由汲極柱P2D，與第2層配線之汲極配線M2D連接。又，汲極配線M2D係介由汲極柱P3D，與第3層配線之汲極配線M3D連接。
如此，於本實施形態中，令源極柱P1S不成為如汲極柱P1D之線狀，以複數之分割源極柱P1S加以構成之故，可使源極柱P1S與汲極柱P1D之對向面積變少。將源極柱P1S成為如汲極柱P1D之線狀之比較例之半導體裝置之平面圖，示於圖27。
如此，經由使源極柱P1S與汲極柱P1D之對向面積變少，可使源極柱P1S與汲極柱P1D之寄生電容變少。同樣地，可使源極柱P1S與汲極配線M1D之寄生電容變小。又，同樣地，可使源極柱P1S與其他配線(M2D、M3D等)之寄生電容變小。
結果，在於使用LDMOS之電力增幅電路等中，可提升電力效率等之電路特性。如此，可提升半導體裝置之性能。
[製法說明]接著，參照圖4～16，說明本實施形態之半導體裝置之製造方法的同時，更明確該半導體裝置之構成。圖4～圖16係顯示本實施形態之半導體裝置之製造工程之主要剖面圖或主要平面圖。主要剖面圖係例如對應於主要平面圖之B-B剖面圖。
首先，根據圖4及圖5加以說明。如圖4所示，例如準備由p+型之矽(Si)單晶所成，該阻抗率(比阻抗)為例如1～10mΩcm程度之低阻抗基板之半導體基板(以下，單純以「基板」稱之)1。接著，於基板(半導體基板、半導體晶圓)1之主面上，使用周知之磊晶成長法，例如形成阻抗率為20Ωcm程度，膜厚為2μm程度之p型單晶矽所成之磊晶層(半導體層)2。磊晶層2雖為半導體層，磊晶層2之不純物濃度係較基板1之不純物濃度為低，磊晶層2之阻抗率係較基板1之阻抗率為高。可將基板1與磊晶層2合併者視為半導體基板。
接著，使用微縮技術及乾蝕刻技術，將磊晶層2之一部分加以蝕刻，形成到達基板1之溝。接著，於包含此溝之內部之磊晶層2上，使用CVD(Chemical Vapor Deposition；化學氣相沈積)法等，堆積p型多結晶矽膜後，將溝外部之p型多結晶矽膜，以蝕刻法等加以除去。由此，形成埋設於溝內之p型多結晶矽膜所成p型埋設層(沈子(Sinker)、p型半導體層)3。p型埋設層3係貫通磊晶層2，p型埋設層3之底部係到達基板1。
如圖5所示，p型埋設層3係接近設置2個，此對則向Y方向，置入特定間隔，加以複數配置，構成p型埋設層3之對列。於圖5中，此列則顯示為2列。
如此，將不純物以高濃度摻雜之p型多結晶矽膜，經由埋入溝之內部，可形成寄生阻抗小之p型埋設層3。因此，p型埋設層3之不純物濃度係較磊晶層2之不純物濃度為高，p型埋設層3之阻抗率係較磊晶層2之阻抗率為低。然而，經由替代多結晶矽膜，於溝之內部埋入金屬膜，形成寄生阻抗更小之埋設層亦可。
接著，於磊晶層2之主面，例如經由STI(Shallow Trench Isolation)法或LOCOS(Local Oxidization of Silicon)法等，形成絕緣體所成元件分離領域。然而，此元件分離領域未出現於圖4及圖5。例如，經由蝕刻，於磊晶層2形成溝，於該溝內，經由埋入氧化矽膜等之絕緣膜，於磊晶層2，可形成元件分離領域。經由形成元件分離領域，基板1之主面(磊晶層2之主面)中，規定形成LDMOS之單元之活性領域Ac(參照圖3)。活性領域Ac係周圍經由元件分離領域所包圍之領域。
接著，根據圖6及圖7加以說明。如圖6所示，令特定形狀之光阻膜(未圖示)，成為離子植入阻抗掩膜，於磊晶層2之一部分，經由離子植入硼(B)等之p型不純物，形成擊穿阻止用之p型井(p型基極領域、p型半導體領域)7。此p型井7係具有抑制從LDMOS之汲極領域至源極領域之空乏層之延伸之擊穿阻止的機能。p型井7係主要形成於LDMOS之源極領域與通道形成領域。又，p型井7係可做為LDMOS之臨限值調整用而使用。
接著，將磊晶層2之表面，以氟酸等洗淨之後，將基板1，經由例如800℃程度之熱處理(熱氧化處理)等，於磊晶層2之表面，例如形成膜厚11nm程度之氧化矽膜等所成之閘極絕緣膜8。閘極絕緣膜8係替代熱氧化膜，適用含氮之氧化矽膜，即所謂氧氮化膜亦可。又，於熱氧化膜之上部，以CVD法堆積氧化矽膜，以此等2層之氧化膜，構成閘極絕緣膜8亦可。
接著，於閘極絕緣膜8之上部，形成閘極電極G。形成閘極電極G之時，例如於磊晶層2之主面上(即閘極絕緣膜8上)，經由CVD法等，堆積n型多結晶矽膜(摻雜多晶矽膜)，將此使用微縮技術及乾蝕刻技術加以圖案化。由此，圖案化之n型多結晶矽膜所成閘極電極G，則於p型井7之表面，介由閘極絕緣膜8加以形成。
接著，令特定形狀之光阻膜(未圖示)，做為離子植入阻抗掩膜加以使用，於P型井7之一部分之表面，經由離子植入砷(As)等之n型不純物，形成n-型源極領域11。n-型源極領域11係對於閘極電極G而言，自我整合地加以形成。經由以低加速能量進行離子植入，藉由淺形成n-型源極領域11，抑制從源極領域至通道形成領域之不純物之擴散。由此，可抑制臨限值電壓之下降。
接著，於閘極電極G之側壁，形成件氧化矽膜等之絕緣膜所成側壁間隔件(側壁絕緣膜)SW1。側壁間隔件SW1係例如於基板1上，以CVD法等，堆積氧化矽膜等之絕緣膜之後，將此絕緣膜，向異性蝕刻而形成。接著，於汲極領域之上部，令具有開口之光阻膜(未圖示)，做為離子植入阻抗掩膜加以使用，於磊晶層2之一部分，經由離子植入磷(P)等之n型不純物，形成第1之n-型汲極領域(第1之低濃度n型汲極領域、第1之n型LDD(Lightly Doped Drain)領域)10。第1之n-型汲極領域10係對於側壁間隔件SW1而言，自我整合地加以形成。經由使第1之n-型汲極領域10之不純物濃度變低，於閘極電極G與汲極間，擴展出空乏層之故，形成於兩者間之回歸電容(汲極與閘極電極間之寄生電容、Cgd)則會減低。
接著，令上述特定形狀之光阻膜(未圖示)，做為離子植入阻抗掩膜加以使用，於P型井7，經由離子植入硼(B)等之p型不純物，於n-型源極領域11之下部，形成p型環形佈植(halo)領域12。此時，對於基板1之主面而言，從30度之斜方向，離子植入不純物。此p型環形佈植領域12並不一定需要形成，但在此形成之情形，可更抑制從源極領域至通道形成領域之不純物之擴展，更且抑制短通道效果。由此，可更抑制臨限值電壓之下降。
接著，於閘極電極G(側璧間隔件SW1)之側壁，形成氧化矽膜等之絕緣膜所成側壁間隔件(側壁絕緣膜)SW2。側壁間隔件SW2係例如於基板1上，以CVD法等，堆積氧化矽膜等之絕緣膜之後，將此絕緣膜，向異性蝕刻而形成。接著，於汲極領域之上部，令具有開口之光阻膜(未圖示)，做為離子植入阻抗掩膜加以使用，於第1之n-型汲極領域10之一部分，離子植入磷(P)等之n型不純物。由此，於第1之n-型汲極領域10之一部分，對於形成於閘極電極G之汲極側之側壁之側璧間隔件SW1、SW2，自我整合地形成第2之n-型汲極領域(第2之低濃度n型汲極領域、第2之n型LDD(Lightly Doped Drain)領域)13。
植入於第2之n-型汲極領域13形成時之不純物，係與植入於第1之n-型汲極領域10形成時之不純物相同之導電型之不純物(P)之故，第2之n-型汲極領域13之不純物濃度係較第1之n-型汲極領域10之不純物濃度為高。即，第2之n-型汲極領域13係較第1之n-型汲極領域10為低阻抗之故，可減低開啟阻抗(Ron)。
又，第1之n-型汲極領域10係對於閘極電極之側壁之側壁間隔件SW1自我整合地加以形成而言，由於第2之n-型汲極領域13係對於閘極電極G之側壁之側壁間隔件SW2自我整合地加以形成，第2之n-型汲極領域13係以相當沿閘極長方向之側壁間隔件SW1及SW2之膜厚之部分，從閘極電極G遠離而形成。因此，即使提高第2之n-型汲極領域13之不純物濃度，對於回歸電容(Cgd)之影響僅為些許。又，第2之n-型汲極領域13形成時之離子植入之加速能量，係與第1之n-型汲極領域10形成時之離子植入之加速能量相同之故，第2之n-型汲極領域13之接合深度係幾乎與第1之n-型汲極領域10之接合深度相同。
接著，於第2之n-型汲極領域13之一部分與源極領域之p型井7之各上部，令具有開口之光阻膜(未圖示)，做為離子植入阻抗掩膜加以使用，於第2之n-型汲極領域13之一部分與源極領域之p型井7，離子植入砷(As)等之n型不純物。
經由此離子植入，於第2之n-型汲極領域13之一部分，相較第2之n-型汲極領域13，不純物濃度為高，且相較第2之n-型汲極領域13，更形成從通道形成領域遠離之n+型汲極領域(汲極高濃度領域、高濃度n型汲極領域)14。然而，此時，令高不純物濃度之n+型汲極領域14，相較於低不純物濃度之第2之n-型汲極領域13或第1之n-型汲極領域10，薄淺地加以形成。
又，經由此離子植入，於p型井7中，形成較n-型源極領域11而言，不純物濃度為高，且較n-型源極領域11而言，底部位置為深之n+型源極領域15。n+型源極領域15係對於閘極電極G之側壁之側璧間隔件SW2而言，自我整合地加以形成。為此，n+型源極領域15係以相當沿閘極長方向之側璧間隔件SW1及SW2之膜厚的部分，從通道形成領域遠離而形成。
如此，令介入存在於閘極電極G與n+型汲極領域14之間之低濃度n型汲極領域(n型LDD領域)為雙重構造，令最接近於閘極電極G之第1之n-型汲極領域10之不純物濃度相對為低，令從閘極電極G遠離之第2之n-型汲極領域13之不純物濃度相對為高。由此，結果於閘極電極G與汲極間，空乏層被擴展，形成於閘極電極G與該附近之第1之n-型汲極領域10間之回歸電容(Cgd)則會變小。又，第2之n-型汲極領域13之不純物濃度為高之故，開啟阻抗(Ron)亦會變小。第2之n-型汲極領域13係形成於從閘極電極G遠離之位置之故，對於回歸電容(Cgd)之影響僅為些許。因此，開啟阻抗(Ron)與回歸電容(Cgd)皆可變小之故，可提升增幅電路之電力附加效率。
經由到此之工程，具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及閘極電極G之LDMOS則形成於磊晶層2之主面(活性領域)。
然而，於本案中，為方便雖顯示為「MOSFET」，但於本案中，稱MOSFET時，不但是包含在於閘極絕緣膜使用氧化膜(氧化矽膜)之MOSFET，亦包含將氧化膜(氧化矽膜)以外之絕緣膜使用於閘極絕緣膜之MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)。
接著，於p型埋設層3之上部，令具有開口之光阻膜(未圖示)，做為離子植入阻抗掩膜加以使用，於p型埋設層3之附近之基板1之表面，經由離子植入氟化硼(BF2)等之p型不純物，於p型埋設層3之上部領域，形成p+型半導體領域16。經由在於p型埋設層3之上部領域，形成p+型半導體領域16，可使p型埋設層3之表面低阻抗化。
經由到此之工程。得圖6之構造。
圖7係對應於圖6之工程階段之主要部平面圖，如圖7所示，LDMOS之閘極電極G則向Y方向延伸存在。雖未示於圖7，LDMOS之汲極領域(第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)係於活性領域中，形成於相鄰之閘極電極G間之領域，向Y方向延伸存在。又，LDMOS之源極領域(n-型源極領域11及n+型源極領域15)係於活性領域中，形成於與閘極電極G之汲極領域相反之領域，向Y方向延伸存在。又，p型埋設層3係形成於相鄰LDMOS之n+型源極領域15(圖7中未圖示)間之領域。又，圖7中雖未圖示，p+型半導體領域16係形成於相鄰LDMOS之n+型源極領域15間之領域，向Y方向延伸存在。
又，於LDMOS形成領域(活性領域)中，對應於圖6及圖7所示領域US之單位單元(重覆單位、單位領域、LDMOS之單位單元)之構造(佈局)，則重覆於X方向(參照圖16)。一個單位單元係經由2個LDMOS部(2個閘極電極G部)所構成。即，使n+型汲極領域14為共通，經由對稱於X方向之構造之2個LDMOS部所構成。即，LDMOS為MISFET元件之故，可將一個LDMOS部視為單位MISFET元件。
如此，將單位單元，重覆配置於X方向。即，成為並列連接複數之LDMOS部之構成。此並列連接係經由後述之閘極配線M1G、源極背面電極SE、汲極配線(M1D、M2D、M3D)及插柱(P1D、P1G、P2D、P3D)等所成。
接著，根據圖8～圖10加以說明。首先，於源極領域(為n-型源極領域11及n+型源極領域15)、和汲極領域(第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)、p+型半導體領域16及閘極電極G之表面(上面、上部)，形成半導體與金屬之化合物層。在此，例如形成鈷矽化物等所成金屬矽化層17。此金屬矽化層17係可例如以下加以形成。於基板1之主面整面上，做為金屬膜形成鈷(Co)膜(未圖示)，經由對於基板1施以熱處理，使構成源極領域(n-型源極領域11及n+型源極領域15)、汲極領域(第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)、p+型半導體領域16及閘極電極G之瓦(半導體膜)與上述金屬膜，進行反應。由此，於源極領域(為n-型源極領域11及n+型源極領域15)、汲極領域(第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)、p+型半導體領域16及閘極電極G上部，各別形成金屬矽化層17。上述金屬膜係例如使用濺鍍法等加以形成。接著，除去未反應之金屬膜。然而，無需於汲極領域(第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)、p+型半導體領域16及閘極電極G之所有領域，形成金屬矽化層17，例如，於一部分之領域，不形成上述金屬矽化層17亦可。此時，例如經由形成於不使氧化矽膜等矽化之領域上，可防止上述矽化反應。惟，於源極領域(n-型源極領域11及n+型源極領域15)及p+型半導體領域16之上部，形成金屬矽化層17者為佳。經由相關金屬矽化層17，可達成源極領域之低阻抗化。又，可減低源極領域與後述源極柱P1S之連接阻抗。
接著，於基板1使用CVD法等，形成相對為薄之氮化矽膜與其上相對為厚之氧化矽膜之層積膜等所成絕緣膜(層間絕緣膜)21，依應必要，將該表面，使用CMP(Chemical Mechanical Polishing：化學機械研磨)等加以平均化。
接著，將特定形狀之光阻膜(未圖示)做為蝕刻掩膜加以使用，使絕緣膜21經由乾蝕刻，於絕緣膜21形成連接孔(貫通孔)之後，於此連接孔之內部，經由埋入以鎢(W)膜為主體之導電性膜，形成插柱(連接器、連接部、接續部、接續用導電體部、P1S、P1D、P1G)。例如，於包含連接孔之內部之絕緣膜21上，形成氮化鈦膜等之阻隔膜之後，令鎢膜使在於阻隔膜上埋入連接孔地加以形成，將絕緣體21上不要之鎢膜及阻隔膜，經由CMP法或回蝕法等加以除去，可形成插柱(P1S、P1D、P1G)。
經由到此之工程。得圖8所示之構造。圖9係對應於圖8之工程階段之主要平面圖。圖10係例如對應於圖9之單點虛線所包圍之領域之擴大圖(圖13、圖18～圖27亦相同)。如圖9及圖10所示，插柱(P1)係具有形成源極領域之源極柱(源極連接部)P1S、和形成汲極領域之汲極柱(汲極連接部)P1D、和形成閘極電極G上之閘極柱(閘極連接部)P1G。
源極柱P1S係形成於n+型源極領域15及p+型半導體領域16所成源極領域。又，汲極柱P1D係形成於第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14所成汲極領域。又，閘極柱P1G係形成於閘極電極G上。
在此，汲極柱P1D係與延伸存在於Y方向之汲極領域對應，形成延伸存在於Y方向之線狀。
對此，源極柱P1S係在延伸存在於Y方向之源極領域上，被複數分割加以配置。又，圖9中，源極柱P1S係經由3列之分割源極柱P1S列所構成，分割源極柱P1S列則延伸存在於Y方向。分割源極柱P1S係圖案形狀(由上面之平面所視之形狀)係略正方形之四角柱狀，在X方向及Y方向，隔開特定之間隔，加以複數配置。例如分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係正方形狀，該一邊為0.35 μm，X方向之間隔及Y方向之間隔(第1之間隔)為0.45 μm程度。分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係非限定於上述者，X方向之間隔及Y方向之間隔相異者亦可，又，例如分割源極柱P1S之圖案形狀之一邊可為0.2～1 μm程度，X方向及Y方向之間隔可為0.2～1 μm程度。
如此，於本實施形態中，令源極柱P1S以複數之分割源極柱P1S形成之故，如於後詳細之說明，可減低寄生電容。
閘極柱P1G雖未示於圖8之剖面圖，但如圖9所示，配置於向Y方向延伸存在之閘極電極G之端部上。
接著，根據圖11～圖13加以說明。如圖11所示，於埋入插柱(P1S、P1D、P1G)之絕緣膜21上，形成配線(第1層配線)M1。配線M1係於埋入插柱(P1S、P1D、P1G)之絕緣膜21上，形成導電體膜之後，將此導電體膜，使用微縮法及乾蝕刻法，經由圖案化而形成。配線M1係可為鎢(W)膜為主體之鎢配線或鋁(Al)膜為主體之鋁配線等。
由到此之工程，得圖11所示之構造。圖12係對應於圖11之工程階段之主要平面圖。圖13係圖12之部分擴大圖。如圖12及圖13所示，配線M1係具有源極配線(源極用配線)M1S、和汲極配線(汲極用配線)M1D、和閘極配線(閘極用配線)M1G。源極配線(源極用配線)M1S係介由源極柱P1S，電性連接n+型源極領域15及p+-型半導體領域16之兩者。汲極配線M1D係介由汲極柱P1D，電性連接於n+型汲極領域14。閘極配線(閘極用配線)M1G雖未示於圖11之剖面圖，但如圖12所示，介由閘極柱P1G，電性連接閘極電極G。
如圖12及圖13所示，汲極配線M1D係於汲極領域(第1之n-型汲極領域10、第2之n-型汲極領域13及n+型汲極領域14)中，形成於相鄰之閘極電極G間之領域，向Y方向延伸存在。又，源極配線M1S係於源極領域(n-型源極領域11及n+型源極領域15)中，形成於相鄰閘極電極G間之領域，向Y方向延伸存在。閘極配線M1G係使閘極電極G之端部上，延伸存在於Y方向。
接著，如圖14所示，於絕緣膜21上，被覆配線M1地，將氧化矽膜等所成絕緣膜(層間絕緣膜)24，經由CVD法等加以形成。
接著，將特定形狀之光阻膜(未圖示)做為蝕刻掩膜加以使用，使絕緣膜24經由乾蝕刻，於絕緣膜24形成露出汲極配線M1D之一部分之連接孔(貫通孔)之後，於此連接孔之內部，經由埋入以鎢(W)膜為主體之導電成膜，形成汲極柱(接續用導電體部)P2D。汲極柱P2D係可幾乎與上述插柱P1同樣地加以形成。上述汲極柱P2D係至少位於汲極配線M1D上而配置者。在此，以與汲極柱P1D相同之圖案形狀及佈局加以形成。由此，汲極柱P2D係在該底部，與汲極配線M1D接觸而電性連接。
接著，於埋入汲極柱(P2D)之絕緣膜24上，形成汲極配線(第2層配線)M2D。汲極配線M2D係於埋入汲極柱P2D之絕緣膜24上，形成鋁(Al)合金膜為主體之導電體膜，將此導電體膜，使用微縮法及乾蝕刻法，經由圖案化而形成。汲極配線M2D之圖案形狀係與汲極配線M1D相同(參照圖12)。即，以與汲極配線M1D相同之圖案形狀加以形成。做為汲極配線M2D形成用之導電體膜，從下順序地，可使用阻隔導體膜(例如鈦膜與氮化鈦膜之層積膜)、鋁膜(或鋁合金膜)及阻隔導體膜(例如鈦膜與氮化鈦膜之層積膜)之層積膜。此層積膜中，相較主導體膜之鋁膜之膜厚，該上下之阻隔導體膜之膜厚較薄。
接著，於絕緣膜24上，被覆汲極配線M2D地，將氧化矽膜等所成絕緣膜(層間絕緣膜)27，經由CVD法等加以形成。
接著，將特定形狀之光阻膜(未圖示)做為蝕刻掩膜加以使用，使絕緣膜27經由乾蝕刻，於絕緣膜24形成露出汲極配線M2D之一部分之連接孔(貫通孔)之後，於此連接孔(貫通孔)之內部，經由埋入以鎢(W)膜或鋁膜等為主體之導電成膜，形成汲極柱(接續用導電體部)P3D。汲極柱P3D係可幾乎與上述插柱P1同樣地加以形成。上述汲極柱P2D係至少位於汲極配線M2D上而配置者。在此，以與汲極柱P2D(P1D)相同之圖案形狀及佈局加以形成。汲極柱P3D係在該底部，與汲極配線M2D接觸而電性連接。
接著，於埋入汲極柱P3D之絕緣膜27上，形成汲極配線(第3層配線)M3D。汲極配線M3D係於埋入汲極柱P3D之絕緣膜27上，形成鋁(Al)合金膜為主體之導電體膜，將此導電體膜，使用微縮法及乾蝕刻法，經由圖案化，形成圖案化之導電體膜所成汲極配線M3D。做為汲極配線M3D形成用之導電體膜，從下順序地，可使用阻隔導體膜(例如鈦膜與氮化鈦膜之層積膜)、鋁膜(或鋁合金膜)及阻隔導體膜(例如鈦膜與氮化鈦膜之層積膜)之層積膜。此層積膜中，相較主導體膜之鋁膜之膜厚，該上下之阻隔導體膜之膜厚較薄。為此，汲極配線M3D係以鋁(Al)為主體加以形成。
經由此汲極配線M3D，延伸存在於Y方向之汲極領域或汲極柱P1D等，則連接於X方向(參照圖15)。即，汲極配線M3D係與汲極配線M1D或M2D相同，具有延伸存在於Y方向之線狀之第1部、和延伸存在於X方向之第2部。由此第2部，複數之第1部則連接於X方向。上述第1部之X方向之寬度雖較汲極配線M1D或M2D之寬度為大(參照圖14、圖15)，在前述平面圖之圖3中，為方便上顯示相同之寬度。
如上述圖15所示之單位單元(重覆單位、基本單元、單位領域、LDMOS之單位單元)之構造(佈局)，則重覆於X方向。如圖16所示，LDMOS係成為重覆構造。即，延伸存在於上述Y方向之源極配線M1S與延伸存在於Y方向之汲極配線M1D(M2D及汲極配線M3D)係於X方向交互配置。然而，於延伸存在於Y方向之源極配線M1S與延伸存在於Y方向之汲極配線M1D間，有閘極電極G(參照圖15等)。
接著，於汲極配線M3D上，做為保護膜29，將氮化矽膜及氧化矽膜之層積膜，經由CVD法等加以堆積。接著，保護膜之一部分，將特定形狀之光阻膜做為掩膜加以蝕刻，於汲極配線M3D上，形成開口部(汲極墊片領域，未圖示)。又，於與閘極配線M1G電性連接之第3層配線(未圖示)上，亦形成開口部(閘極墊片領域)。
接著，將基板1之背面，研磨至280nm程度，接著，於基板1之背面，形成源極背面電極(源極電極)SE。源極背面電極SE係例如將膜厚600nm程度之Ni(鎳)-Cu(銅)合金膜，以濺鍍法加以堆積形成。
之後，經由將基板1沿分割領域(未圖示)加以切斷、形成複數之晶片。此後，例如將晶片之背面之源極背面電極SE側，於配線基板之連接部上，藉由焊錫等加以連接。又，將配線基板之外部連接端子與上述汲極墊片領域或閘極墊片領域，以導線(金線)等加以連接，製造本實施之形態1之半導體裝置。
[電子機器之適用例]對於本實施之形態之半導體裝置(晶片)之適用機器雖無限制，例如可適用使用於數位行動電話機(DPS；digital cellular phone)之行動體通訊裝置的電力增幅模組(半導體裝置、電子裝置、電力增幅器、高輸出增幅器、高頻電力增幅器、高頻電力增幅裝置、電力增幅器模組、RF功率模組)。
圖17係模式性顯示電力增幅模組(晶片)之構成例之平面圖。於晶片內，具有LDMOS形成領域LD、電容形成領域C及阻抗形成領域R等。然而，BP係顯示墊片領域。經由此等元件，構成電力增幅電路。如圖17所示，對應於2個頻帶，LDMOS形成領域LD則設置2個，一個LDMOS配置於較大之領域。
如此，於較大領域重覆配置LDMOS(參照圖16)中，易於產生寄生電容，藉由使用本實施之形態之構成，可達成寄生電容之大幅減低。
以下，將本實施形態之效果，說明如下。
根據本實施之形態時，使形成源極配線之配線層數，較形成汲極配線之配線層數為少之故，可減低汲極配線與源極配線間之寄生電容。
更且，分割源極柱P1S之故，源極柱P1S與汲極柱P1D之對向面積變少，更可減低寄生電容。又，分割源極柱P1S之故，可減低源極柱P1S與汲極配線M1D間之寄生電容。
即，於不分割源極柱P1S，延伸存在於Y方向之比較例之圖27之情形下，源極柱P1S與汲極柱P1D之對向面積，源極柱P1S與汲極配線M1D之對向面積變大，寄生電容會增加。尤其，LDMOS係於較大之領域，複數重覆配置之故，對該寄生電容之影響極大。
對此，本實施之形態之半導體裝置中，可以上述較簡易之構成達成寄生電容之大幅減低。又，於本實施之形態之半導體裝置之製造工程中，對於上述比較例之製造工程，可不增加掩膜(原版)之數或製造工程數下，形成特性良好之半導體裝置。又，上述寄生電容之問題係雖伴隨元件之微細化而變得明顯，但本實施之形態之半導體裝置中，對於微細化亦可容易對應，伴隨裝置之小型化，仍可維持或提升該特性。
如此，經由減低寄生電容，例如於上述電力增幅電路等，可防止輸出電容之增大所造成之增幅元件之電力效率之下降。換言之，可提升做為增幅元件之電力效率。如此，可達成半導體裝置之特性之提升。
(實施形態2)於實施形態1中，將汲極柱P1D配置成延伸存在於Y方向之線狀，雖僅分割源極柱P1S，亦可分割汲極柱P1D。
圖18係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於汲極柱P1D之形狀不同之故，僅對於汲極柱P1D之構成詳細說明，對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖18所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖18中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖18中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖18，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖18，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖18中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖18中為閘極電極G之左側)。
如圖18所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔特定之間隔(第1之間隔)加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係與實施形態1相同，由複數之分割源極柱P1S所成。即，四角框狀之分割源極柱P1S係於X方向及Y方向，配置呈陣列狀。換言之，配置於Y方向之分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，加以複數配置。令配置於Y方向之複數之分割源極柱P1S稱為分割源極柱列。圖18中，於閘極電極G之左側領域，使3列之分割源極柱列，置入特定之間隔，配置於X方向。然而，本說明書中，雖然「源極柱」與「分割源極柱」以相同之符號「P1S」加以表示，「汲極柱」與「分割汲極柱」以相同之符號「P1D」加以表示，但在無特別之情形下，「源極柱」係表示複數之分割源極柱P1S整體，「汲極柱」係表示複數之分割汲極柱P1D整體。
更且，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係於Y方向，位於相鄰2個分割源極柱P1S間加以偏移配置。換言之，排列於Y方向之分割汲極柱P1D、和排列於Y方向之分割源極柱P1S，係於Y方向交互配置。又，換言之，複數之分割汲極柱P1D與複數之分割源極柱P1S係呈鋸齒配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖18，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖18所示，汲極配線M1D係使被覆複數之分割汲極柱P1D，配置呈延伸存在於Y方向之線狀。又，源極配線M1S係使被覆複數之分割源極柱P1S，配置呈延伸存在於Y方向之線狀。汲極配線M1D、源極配線M1S及閘極配線M1G係第1層配線。
於上述汲極配線M1D上，與實施形態1相同，雖配置有汲極柱(P2D、P3D)及汲極配線(M2D、M3D)，但省略圖示。
如此，於本實施形態中，不單是源極柱P1S，汲極柱P1D亦分割之故，可使源極柱P1S與汲極柱P1D之對向面積變少。
更且，使分割汲極柱P1D與分割源極柱P1S偏移配置，更可減少對向面積。
然而，本實施之形態之半導體裝置之製法係於實施形態1之汲極柱P1D之形成工程中，僅該圖案形狀不同之故，製法之說明則省略。
圖19係顯示本實施形態之其他領域之構成之主要平面圖。圖19中，在位於閘極電極G之一方側之領域(圖19中為閘極電極G之左側)，配置2×3之分割源極柱P1S，在位於閘極電極G之另一方側之領域(圖19中為閘極電極G之右側)，於Y方向配置3個之分割汲極柱P1D。圖19係明示與圖18所示領域不同之領域者，與圖18同樣地，1個分割汲極柱P1D之Y方向之位置係於Y方向，使位於相鄰2個分割源極柱P1S間地加以偏移配置。
(實施形態3)於實施形態1中，將汲極柱P1D配置成延伸存在於Y方向之線狀，雖僅分割源極柱P1S，亦可分割汲極柱P1D。更且，於實施形態1中，雖將汲極配線M1D配置成延伸存在於Y方向之線狀，汲極配線M1D亦可加以分割。
圖20係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於汲極柱P1D之形狀及汲極配線M1D之形狀不同之故，僅對於汲極柱P1D及汲極配線M1D之構成詳細說明，對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖20所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖20中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖20中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖20，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖20，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖20中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖20中為閘極電極G之左側)。
如圖20所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔特定之間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係與實施形態1相同，由複數之分割源極柱P1S所成。即，四角框狀之分割源極柱P1S係於X方向及Y方向，配置呈陣列狀。換言之，配置於Y方向之分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，加以複數配置。令配置於Y方向之複數之分割源極柱P1S稱為分割源極柱列。圖20中，於閘極電極G之左側領域，使3列之分割源極柱列，置入特定之間隔，配置於X方向。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係對應於分割源極柱P1S之Y方向之位置。換言之，分割汲極柱P1D與分割源極柱P1S，係於Y方向並列配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖20，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖20所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。然而，本說明書中，雖然「汲極配線」與「分割汲極配線部」以相同之符號「M1D」加以表示，但無特別之情形下，「汲極配線」係表示複數之分割汲極配線部M1D整體。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線部M1D之各個之上而配置者為佳。例如，以如圖20所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，於本實施形態中，不單是源極柱P1S，汲極柱P1D亦分割之故，可使源極柱P1S與汲極柱P1D之對向面積變少。
更且，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。
然而，本實施之形態之半導體裝置之製法係於實施形態1之汲極柱P1D及汲極配線M1D之形成工程中，僅該各圖案形狀不同之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
(實施形態4)於實施形態1中，雖使源極配線M1S呈延伸存在於Y方向之線狀，即使源極配線M1S之圖案形狀，成為在Y方向具有長邊之矩形狀，但於此源極配線M1S設置缺口部亦可。更且，如上述實施形態3，<1>分割汲極柱P1D，<2>分割汲極配線M1D亦可。
圖21係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於汲極柱P1D之形狀、汲極配線M1D之形狀及源極配線M1S之形狀不同之故，僅對於此構成詳細說明，對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖21所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖21中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖21中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖21，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖21，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖21中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖21中為閘極電極G之左側)。
如圖21所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔第1間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係與實施形態1相同，由複數之分割源極柱P1S所成。即，四角框狀之分割源極柱P1S係於X方向及Y方向，配置呈陣列狀。換言之，配置於Y方向之分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，加以複數配置。令配置於Y方向之複數之分割源極柱P1S稱為分割源極柱列。圖3中，於閘極電極G之左側領域，使3列之分割源極柱列，置入特定之間隔，配置於X方向。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係對應於分割源極柱P1S之Y方向之位置。換言之，分割汲極柱P1D與分割源極柱P1S，係於Y方向並列配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖21，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖21所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。
又，於源極配線M1S，形成缺口部。即，如圖21所示，雖然源極配線M1S就整體而言向Y方向延伸存在，但延伸存在於Y方向之端部中，位於汲極柱P1D側之端部之一部分則後退至X方向。此後退部稱之為缺口部。此缺口部係於Y方向中，設置成位於鄰接之分割源極柱P1S間者。如前所述，分割汲極柱P1D與分割源極柱P1S係於Y方向，排列配置之故，上述缺口部係於Y方向設於對應於相鄰分割汲極柱P1D間之位置。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，更且雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線M1D之各個之上而配置者為佳。例如，以如圖21所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，於本實施形態中，不單是源極柱P1S，汲極柱P1D亦分割之故，可使源極柱P1S與汲極柱P1D之對向面積變少。又，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。
更且，於源極配線M1S設置缺口部之故，於該部位，源極配線M1S與分割汲極柱P1D間之距離會變大，可減低寄生電容。又，於上述部位，源極配線M1S與分割汲極配線部M1D間之距離會變大，可減低寄生電容。
然而，本實施之形態之半導體裝置之製法係於實施形態1之汲極柱P1D、汲極配線M1D及源極配線M1S之形成工程中，僅該各圖案形狀或佈局不同之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
(實施形態5)於實施形態1中，將汲極柱P1D配置成延伸存在於Y方向之線狀，雖僅分割源極柱P1S，亦可如上述實施形態2，<1>分割汲極柱P1D，於Y方向與分割源極柱P1S偏移配置，亦可如上述實施形態4，<2>分割汲極配線M1D，<3>於源極配線M1S，設置缺口部。
圖22係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於汲極柱P1D之形狀、汲極配線M1D之形狀及源極配線M1S之形狀不同之故，對於此等構成詳細說明，但對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖22所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖22中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖22中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖22，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖22，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖22中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖22中為閘極電極G之左側)。
如圖22所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔第1間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係與實施形態1相同，由複數之分割源極柱P1S所成。即，四角框狀之分割源極柱P1S係於X方向及Y方向，配置呈陣列狀。換言之，配置於Y方向之分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，加以複數配置。令配置於Y方向之複數之分割源極柱P1S稱為分割源極柱列。圖22中，於閘極電極G之左側領域，使3列之分割源極柱列，置入特定之間隔，配置於X方向。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係於Y方向，位於相鄰2個分割源極柱P1S間加以偏移配置。換言之，排列於Y方向之分割汲極柱P1D、和排列於Y方向之分割源極柱P1S，係於Y方向交互配置。又，換言之，複數之分割汲極柱P1D與複數之分割源極柱P1S係呈鋸齒配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖22，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖22所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。
又，於源極配線M1S，形成缺口部。即，如圖22所示，雖然源極配線M1S就整體而言向Y方向延伸存在，但延伸存在於Y方向之端部中，位於汲極柱P1D側之端部之一部分則後退至X方向。此後退部稱之為缺口部。此缺口部係於Y方向中，設置成位於鄰接之分割源極柱P1S間者。如前所述，分割汲極柱P1D與分割源極柱P1S係於Y方向，偏移配置之故，上述缺口部係於Y方向，設於對應於分割汲極柱P1D之位置。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，更且雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線部M1D之各個之上而配置者為佳。例如，以如圖22所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，於本實施形態中，不單是源極柱P1S，汲極柱P1D亦分割之故，可使源極柱P1S與汲極柱P1D之對向面積變少。又，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。
更且，於源極配線M1S中，於Y方向，在對應於分割汲極柱P1D之位置設置缺口部之故，於該部位，源極配線M1S與分割汲極柱P1D間之距離會變大，可減低寄生電容。又，於上述部位，源極配線M1S與分割汲極配線M1D間之距離會變大，可減低寄生電容。
然而，本實施之形態之半導體裝置之製法係於實施形態1之汲極柱P1D、汲極配線M1D及源極配線M1S之形成工程中，僅該各圖案形狀或佈局不同之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
(實施形態6)於實施形態1中，雖設置3列之分割源極柱列，但亦可連結排列於X方向之分割源極柱(排列於圖3之X方向之3份)，成為於X方向具有長邊之四角柱狀。更且，如實施形態5，<1>分割汲極柱P1D，於Y方向，與分割源極柱P1S偏移配置，<2>分割汲極配線M1D，<3>於源極配線M1S，設置缺口部亦可。
圖23係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於源極柱P1S之形狀、汲極柱P1D之形狀、汲極配線M1D之形狀、及源極配線M1S之形狀不同之故，對於此等構成詳細說明，但對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖23所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖23中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖23中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖23，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖23，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖23中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖23中為閘極電極G之左側)。
如圖23所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔第1間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係經由複數之分割源極柱P1S所構成，但與實施之形態1不同，1個之分割源極柱P1S係於X方向，具有長邊之四角柱狀。換言之，分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)係於X方向具有長邊之矩形狀，在Y方向，置入特定之間隔，加以複數配置。將配置於Y方向之複數之分割源極柱P1S，成為分割源極柱列之時，於本實施之形態中，於閘極電極G之左側領域，配置1列之分割源極柱列。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係於Y方向，位於相鄰2個分割源極柱P1S間加以偏移配置。換言之，排列於Y方向之分割汲極柱P1D、和排列於Y方向之分割源極柱P1S，係於Y方向交互配置。又，換言之，複數之分割汲極柱P1D與複數之分割源極柱P1S係呈鋸齒配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖23，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖23所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。
又，於源極配線M1S，形成缺口部。即，如圖23所示，雖然源極配線M1S就整體而言向Y方向延伸存在，但延伸存在於Y方向之端部中，位於汲極柱P1D側之端部之一部分則後退至X方向。此後退部稱之為缺口部。此缺口部係於Y方向中，設置成位於鄰接之分割源極柱P1S間者。如前所述，分割汲極柱P1D與分割源極柱P1S係於Y方向，偏移配置之故，上述缺口部係於Y方向，設於對應於分割汲極柱P1D之位置。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線M1D之各個之上而配置者為佳。例如，以如圖23所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，於本實施之形態中，將分割源極柱P1S之圖案形狀(由上面之平面所視之形狀)，成為於X方向具有長邊之矩形狀之故，位於Y方向之短邊，則與汲極柱P1D對向，可減少對向面積。
又，分割汲極柱P1D之故，可使源極柱P1S與汲極柱P1D之對向面積變小。又，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。更且，於源極配線M1S中，於Y方向，在對應於分割汲極柱P1D之位置設置缺口部之故，於該部位，源極配線M1S與分割汲極柱P1D間之距離會變大，可減低寄生電容。又，於上述部位，源極配線M1S與分割汲極配線部M1D間之距離會變大，可減低寄生電容。
然而，本實施之形態之半導體裝置之製法係於實施形態1之源極柱P1S、汲極柱P1D、汲極配線M1D及源極配線M1S之形成工程中，僅該圖案形狀或佈局不同之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
(實施形態7)於實施形態1中，僅設置3列之分割源極柱列，使各分割源極柱列(配置於Y方向之複數之分割源極柱P1S)之Y方向之間隔成為一定，亦可於特定列中，使分割源極柱；被抽出。更且，如實施形態5，<1>分割汲極柱P1D，於Y方向，與分割源極柱P1S偏移配置，<2>分割汲極配線M1D，<3>於源極配線M1S，設置缺口部亦可。
圖24係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於源極柱P1S之佈局、汲極柱P1D之形狀、汲極配線M1D之形狀及源極配線M1S之形狀不同之故，對於此等構成詳細說明，但對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖24所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖24中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖24中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖24，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖24，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖24中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖24中為閘極電極G之左側)。
如圖24所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔第1間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係雖由複數之分割源極柱P1S所成，成為與實施形態1不同之配置。即，於圖3所示之實施形態1中，於X方向及Y方向，配置呈陣列狀。例如，雖於圖3所示領域中，配置成3×3之陣列狀，但於本實施之形態中，如圖24所示，圖中左側第1列及第3列之上方之第2之分割源極柱則被抽走(間隔構成)。換言之，圖中左側第1列及第3列之上方之第2之分割源極柱P1S則被省略。
如此，以位於汲極柱P1D側之分割源極柱列(對於圖24所示之汲極柱P1D，第3列)之分割源極柱列被抽出，較其他之分割源極柱列(圖24中為，第2列)為少之分割源極柱列P1S所構成。於圖24中，對於其他之分割源極柱列(圖24中，第2列)之分割源極柱P1S而言，間隔1個地向X方向排列，配置位於汲極柱P1D側之分割源極柱列(圖24中為，第3列)之分割源極柱列P1S。圖24所示第1列之分割源極柱列之分割源極柱P1S亦同樣配置。此第1列之分割源極柱列係位於位在圖25中之汲極柱P1D左側之未圖示之汲極柱側之故，成為與上述第3列相同之間隔構成。
如此，令位於汲極柱P1D側之分割源極柱列(對於圖24所示之汲極柱P1D，第3列)之分割源極柱P1S之Y方向之間隔(WP1SY3、第1之間隔)，較其他之分割源極柱列(圖24中，第2列)之分割源極柱P1S之Y方向之間隔(WP1SY2、第3之間隔)為大(WP1SY3>WP1SY2)。由此，可減低源極柱P1S與汲極柱P1D之寄生電容。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係更緻密配置之分割源極柱列(圖24中，第2列)之分割源極柱P1S中，於Y方向，位於相鄰2個分割源極柱P1S間加以偏移配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖24，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖24所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。
又，於源極配線M1S，形成缺口部。即，如圖24所示，雖然源極配線M1S就整體而言向Y方向延伸存在，但延伸存在於Y方向之端部中，位於汲極柱P1D側之端部之一部分則後退至X方向。此後退部稱之為缺口部。此缺口部係於更緻密配置之分割源極柱列(圖24中，第2列)之Y方向中，設置成位於相鄰之分割源極柱P1S間者。如前所述，分割汲極柱P1D與分割源極柱P1S係於Y方向，偏移配置之故，上述缺口部係於Y方向，設於對應於分割汲極柱P1D之位置。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，更且雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線部M1D之各個之上而配置者為佳。例如，以如圖24所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，令位於汲極柱P1D側之分割源極柱列(圖24中，第3列)之分割源極柱P1S之Y方向之間隔(WP1SY3)，較其他之分割源極柱列(圖24中，第2列)之分割源極柱P1S之Y方向之間隔(WP1SY2)為大(WP1SY3>WP1SY2)。由此，可減低源極柱P1S與汲極柱P1D之寄生電容。
又，分割汲極柱P1D之故，可使源極柱P1S與汲極柱P1D之對向面積變小。又，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。更且，於源極配線M1S中，於Y方向，在對應於分割汲極柱P1D之位置設置缺口部之故，於該部位，源極配線M1S與分割汲極柱P1D間之距離會變大，可減低寄生電容。又，於上述部位，源極配線M1S與分割汲極配線部M1D間之距離會變大，可減低寄生電容。
然而，本實施之形態之半導體裝置之製法係於實施形態1之源極柱P1S、汲極柱P1D、汲極配線M1D及源極配線M1S之形成工程中，僅該各圖案形狀或佈局不同之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
(實施形態8)於實施形態1中，設置3列之分割源極柱列，使各分割源極柱列(配置於X方向之複數之分割源極柱P1S)之X方向之間隔成為一定，亦可於特定列中，使分割源極柱被抽出。更且，如實施形態5，<1>分割汲極柱P1D，於Y方向，與分割源極柱P1S偏移配置，<2>分割汲極配線M1D，<3>於源極配線M1S，設置缺口部亦可。更且，抽出分割源極柱之領域中，為使上述源極配線M1S之缺口部變大，加工源極配線M1S之圖案形狀亦可。
圖25係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，僅於源極柱P1S之佈局、汲極柱P1D之形狀、汲極配線M1D之形狀及源極配線M1S之形狀不同之故，對於此等構成詳細說明，但對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖25所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖25中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖25中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖25，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1、圖2等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖25，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖25中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖25中為閘極電極G之左側)。
如圖25所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔第1間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係雖由複數之分割源極柱P1S所成，成為與實施形態1不同之配置。即，於圖3所示之實施形態1中，於X方向及Y方向，配置呈陣列狀。例如，雖於圖3所示領域中，成3×3之陣列狀配置分割源極柱P1S，但於本實施之形態中，如圖25所示，圖中左側第1列及第3列之上方之第2之分割源極柱則被抽走(間隔構成)。換言之，圖中左側第1列及第3列之上方之第2之分割源極柱P1S則被省略。
如此，以位於汲極柱P1D側之分割源極柱列(對於圖25所示之汲極柱P1D，第3列)之分割源極柱列被抽出，較其他之分割源極柱列(圖25中為，第2列)為少之分割源極柱列P1S所構成。於圖25中，對於其他之分割源極柱列(圖25中，第2列)之分割源極柱P1S而言，間隔1個地向X方向排列，配置位於汲極柱P1D側之分割源極柱列(圖25中為，第3列)之分割源極柱P1S。圖25所示第1列之分割源極柱列之分割源極柱P1S亦同樣配置。此第1列之分割源極柱列係位於未圖示，位在圖25中之汲極柱P1D左側之未圖示之汲極柱側之故，成為與上述第3列相同之間隔構成。
如此，令位於汲極柱P1D側之分割源極柱列(對於圖25所示之汲極柱P1D，第3列)之分割源極柱P1S之Y方向之間隔(WP1SY3、第1之間隔)，較其他之分割源極柱列(圖25中，第2列)之分割源極柱P1S之Y方向之間隔(WP1SY2、第3之間隔)為大(WP1SY3>WP1SY2)。由此，可減低源極柱P1S與汲極柱P1D之寄生電容。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係更緻密配置之分割源極柱列(圖25中，第2列)之分割源極柱P1S中，於Y方向，位於相鄰2個分割源極柱P1S間加以偏移配置。
於汲極柱P1D上，配置汲極配線M1D。又，於源極柱P1S上，配置源極配線M1S。又，雖未示於圖25，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖25所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。
又，於源極配線M1S，形成缺口部。即，如圖25所示，雖然源極配線M1S就整體而言向Y方向延伸存在，但延伸存在於Y方向之端部中，位於汲極柱P1D側之端部之一部分則後退至X方向。此後退部稱之為缺口部。此缺口部係於Y方向中，設置成位於鄰接之分割源極柱P1S間者。在此，於本實施形態中，如前所述，抽出位於汲極柱P1D側之分割源極柱列(圖25中，第1列及第3列)之分割源極柱P1S之故，可省略該領域上之源極配線M1S。因此，可使上述缺口部之Y方向之寬度變大。
具體而言，可相較更緻密配置之分割源極柱列(圖25中，第2列)之分割源極柱P1S之Y方向之間隔(WP1SY2)，使缺口部之Y方向之寬度(WNY)為大(WP1SY2>WNY)。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，更且雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線部M1D之各個之上而配置者為佳。例如，以如圖25所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，令位於汲極柱P1D側之分割源極柱列(圖25中，第3列)之分割源極柱P1S之Y方向之間隔(WP1SY3)，較其他之分割源極柱列(圖25中，第2列)之分割源極柱P1S之Y方向之間隔(WP1SY2)為大(WP1SY3>WP1SY2)，可減低源極柱P1S與汲極柱P1D之寄生電容。又，經由使缺口部之Y方向之寬度(WNY)變大，可減低源極配線M1S與汲極柱P1D間之寄生電容。又，可減低源極配線M1S與汲極配線M1D之寄生電容。
又，分割汲極柱P1D之故，可使源極柱P1S與汲極柱P1D之對向面積變小。又，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。更且，於源極配線M1S中，於Y方向，在對應於分割汲極柱P1D之位置設置缺口部之故，於該部位，源極配線M1S與分割汲極柱P1D間之距離會變大，可減低寄生電容。又，於上述部位，源極配線M1S與分割汲極配線部M1D間之距離會變大，可減低寄生電容。又，於本實施形態中，使位於汲極柱P1D側之分割源極柱列(圖25中，第1列及第3列)成為間隔構成之故，可省略該領域上之源極配線M1S。因此，可使上述缺口部之Y方向之寬度變大，可達成寄生電容之更近一步之減低。
然而，本實施之形態之半導體裝置之製法係於實施形態1之源極柱P1S、汲極柱P1D、汲極配線M1D及源極配線M1S之形成工程中，僅該各圖案形狀或佈局不同之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
(實施形態9)於實施形態1中，雖於源極柱P1S上，配置源極配線M1S，但亦可省略該源極配線M1S。又，如實施形態7或8，<1>於3列之分割源極柱列中之特定列，抽出分割源極柱，<2>分割汲極柱P1D，於Y方向，與分割源極柱P1S偏移配置，<3>分割汲極配線M1D亦可。
圖26係顯示本實施形態之半導體裝置之構成之平面圖。然而，與實施形態1之構成(圖1～圖3)，源極柱P1S之佈局、汲極柱P1D之形狀、汲極配線M1D之形狀及未形成源極配線M1S之構成不同之故，對於此等構成則詳細說明，但對於其他之部位之構成，省略其說明。
[構造說明]本實施形態之半導體裝置中，亦具有與實施形態1相同構成之LDMOS。即具有第1之n-型汲極領域10和第2之n-型汲極領域13和n+型汲極領域14所成汲極領域、n-型源極領域11和n+型源極領域15所成源極領域、及於此源極，汲極領域間(通道形成領域)上，介由閘極絕緣膜8形成之閘極電極G之LDMOS(參照圖1、圖2等)。
上述閘極電極G係如圖26所示，延伸存在於Y方向。在位於此閘極電極G之一方側之領域(圖26中為閘極電極G之左側)，配置成源極領域延伸存在於Y方向。又，在位於此閘極電極G之另一方側之領域(圖26中為閘極電極G之右側)，配置成汲極領域延伸存在於Y方向。
然而，雖未圖示於圖26，於構成上述LDMOS之汲極領域、源極領域、以及閘極電極G上，形成金屬矽化層17(參照圖1等)。介由此金屬矽化層17，電性連接源極領域與源極柱P1S。又，介由金屬矽化層17，電性連接汲極領域與汲極柱P1D。又，雖未示於圖26，介由此金屬矽化層17，電性連接閘極電極G與閘極柱P1G(參照圖9)。
上述汲極柱P1D係形成於位於閘極電極G之一方側之領域(圖26中為閘極電極G之右側)，上述源極柱P1S係形成於位於閘極電極G之另一方側之領域(圖26中為閘極電極G之左側)。
如圖26所示，於本實施之形態中，汲極柱P1D係由複數之分割汲極柱P1D所成。即，四角框狀之分割汲極柱P1D係於Y方向，間隔第1間隔加以配置。換言之，配置於Y方向之分割汲極柱P1D之圖案形狀(由上面之平面所視之形狀)係矩形狀，置入特定之間隔，於Y方向加以複數配置。
又，源極柱P1S係雖由複數之分割源極柱P1S所成，成為與實施形態1不同之配置。即，於圖3所示之實施形態1中，於X方向及Y方向，配置呈陣列狀。例如，雖於圖3所示領域中，成3×3之陣列狀配置分割源極柱P1S，但於本實施之形態中，如圖26所示，圖中左側第1列及第3列之上方之第2之分割源極柱則被抽走(間隔構成)。換言之，圖中左側第1列及第3列之上方之第2之分割源極柱P1S則被省略。
如此，以位於汲極柱P1D側之分割源極柱列(對於圖26所示之汲極柱P1D，第3列)之分割源極柱列被抽出，較其他之分割源極柱列(圖26中為，第2列)為少之分割源極柱列P1S所構成。於圖26中，對於其他之分割源極柱列(圖26中，第2列)之分割源極柱P1S而言，間隔1個地向X方向排列，配置位於汲極柱P1D側之分割源極柱列(圖26中為，第3列)之分割源極柱列P1S。圖26所示第1列之分割源極柱列之分割源極柱P1S亦同樣配置。此第1列之分割源極柱列係位於未圖示，位在圖26中之汲極柱P1D左側之未圖示之汲極柱側之故，成為與上述第3列相同之間隔構成。
如此，令位於汲極柱P1D側之分割源極柱列(對於圖26所示之汲極柱P1D，第3列)之分割源極柱P1S之Y方向之間隔(WP1SY3、第1之間隔)，較其他之分割源極柱列(圖26中，第2列)之分割源極柱P1S之Y方向之間隔(WP1SY2、第3之間隔)為大(WP1SY3>WP1SY2)，可減低源極柱P1S與汲極柱P1D之寄生電容。
在此，本實施之形態中，1個分割汲極柱P1D之Y方向之位置係更緻密配置之分割源極柱列(圖26中，第2列)之分割源極柱P1S中，於Y方向，位於相鄰2個分割源極柱P1S間加以偏移配置。
於汲極柱P1D上，配置汲極配線M1D。又，雖未示於圖26，於閘極柱P1G上，配置閘極配線M1G(參照圖9)。如圖26所示，汲極配線M1D係複數之分割汲極柱P1D中，配置於1個之分割汲極柱P1D上地，加以分割配置。換言之，汲極配線M1D係於Y方向，具有置入特定之間隔(第2之間隔)加以配置之複數之分割汲極配線部M1D。
又，於本實施之形態中，省略源極柱P1S上之源極配線M1S。換言之，於源極柱P1S上，未形成與此源極柱P1S電性連接之源極配線M1S。即，源極柱P1S之上面係以絕緣膜(層間絕緣膜)24加以被覆。
如實施形態1之說明，於基板1之背面，形成源極電極SE(參照圖1、圖2、圖14)，配線基板之連接部與源極領域之電性連接係介由上述源極電極SE所成。因此，源極柱P1S及源極配線M1S係為了源極領域之低阻抗化或電流旁路而形成。因此，省略源極配線M1S，在LDMOS之動作上並無問題。
於上述汲極配線M1D上，與實施形態1相同，雖介由汲極柱P2D，配置汲極配線(M2D)，更且雖介由汲極柱P3D，配置汲極配線(M3D)，但省略此等圖示。惟，上述汲極柱P2D係至少位於分割汲極配線部M1D之各個之上而配置者為佳。例如，以如圖26所示與分割汲極柱P1D相同之圖案形狀及佈局，形成分割汲極柱P2D。分割汲極柱P2D上之汲極配線(M2D)係可為線狀，此時，汲極柱(P3D)及汲極配線(M3D)亦可為線狀。當然，汲極配線(M2D)、汲極柱(P3D)，及汲極配線(M3D)亦可分割。
如此，經由省略源極配線M1S，可使源極配線M1S與汲極柱P1D之寄生電容變零。又，可使源極配線M1S與汲極配線M1D之寄生電容變零。
又，分割汲極柱P1D之故，可使源極柱P1S與汲極柱P1D之對向面積變小。又，經由分割汲極配線M1D，可使源極柱P1S與汲極配線M1D之對向面積變小。
然而，本實施之形態之半導體裝置之製法係於實施形態1之源極柱P1S、汲極柱P1D及汲極配線M1D之形成工程中，該各圖案形狀或佈局為不同，僅省略源極配線M1S之形成工程之故，製法之說明則省略。
又，於本實施之形態中，雖使分割汲極柱P1D與分割汲極配線部M1D一對一加以對應，分割汲極配線M1D，但例如跨過鄰接於Y方向之分割汲極柱P1D上，分割汲極配線M1D亦可。如此，於每一複數之分割汲極柱P1D，分割汲極配線M1D亦可。
以上，雖對於本發明人所成發明根據實施形態做了具體說明，但本發明非限定於上述實施形態，在不超脫該要點之範圍內，當然可進行種種之變更。
例如，改為實施形態4之圖21所示汲極柱P1D及汲極配線M1D，適用實施形態1之圖3所示汲極柱P1D及汲極配線M1D亦可。
例如，改為實施形態5之圖22所示源極配線M1S，適用實施形態1之圖3所示源極配線M1S亦可。
又，改為實施形態6之圖23所示汲極柱P1D及汲極配線M1D，適用實施形態1之圖3所示汲極柱P1D及汲極配線M1D亦可。又，改為實施形態6之圖23所示汲極柱P1D及汲極配線M1D，適用實施形態4之圖21所示汲極柱P1D及汲極配線M1D亦可。
又，改為實施形態7之圖24所示汲極柱P1D及汲極配線M1D，適用實施形態1之圖3所示汲極柱P1D及汲極配線M1D亦可。又，改為實施形態7之圖24所示汲極柱P1D及汲極配線M1D，適用實施形態4之圖21所示汲極柱P1D及汲極配線M1D亦可。
又，改為實施形態8之圖25所示汲極柱P1D及汲極配線M1D，適用實施形態1之圖3所示汲極柱P1D及汲極配線M1D亦可。又，改為實施形態8之圖25所示汲極柱P1D及汲極配線M1D，適用實施形態4之圖21所示汲極柱P1D及汲極配線M1D亦可。
又，改為實施形態9之圖26所示汲極柱P1D及汲極配線M1D，適用實施形態1之圖3所示汲極柱P1D及汲極配線M1D亦可。又，改為實施形態9之圖26所示汲極柱P1D及汲極配線M1D，適用實施形態4之圖21所示汲極柱P1D及汲極配線M1D亦可。又，改為實施形態9之圖26所示源極柱P1S，適用實施形態1之圖3所示源極柱P1S亦可。
又，於上述實施形態中，形成源極背面電極SE，令與配線基板之連接，從基板之背面側達成，但關於上述實施形態9之構成例以外之構成中，不形成源極背面電極SE，於基板之上面，形成源極墊片領域亦可。例如，於源極配線M1S上，構成與此源極配線M1S連接之第2層配線及第3層配線等之多層配線，將最上層配線之一部分成為源極墊片領域，將此源極墊片領域與配線基板之外部連接端子，以導線(金線)加以連接構成亦可。
如此，本發明係非限定於上述實施形態，只要不超出該要點之範圍，可做種種改變。
[產業上之可利用性]
本發明係有關半導體裝置，尤其有關適用於具有LDMOS之半導體裝置之有效技術者。
1．．．半導體基板(基板)
2．．．磊晶層
3．．．p型埋設層
7．．．p型井
8．．．閘極絕緣膜
10．．．第1之n-型汲極領域
11．．．n-型源極領域
12．．．p型環形佈植領域
13．．．第2之n-型汲極領域
14．．．n+型汲極領域
15．．．n+型源極領域
16．．．p+型半導體領域
17．．．金屬矽化層
21．．．絕緣膜
24．．．絕緣膜
27．．．絕緣膜
29．．．保護膜
Ac．．．活性領域
C．．．電容形成領域
G．．．閘極電極
LD．．．LDMOS形成領域
M1、M2、M3．．．配線
M1D．．．汲極配線(分割汲極配線部)
M1G．．．閘極配線
M1S．．．源極配線
M2D．．．汲極配線
M3D．．．汲極配線
P1、P2、P3．．．插柱
P1D．．．汲極柱(分割汲極柱)
P1G．．．閘極柱
P1S．．．源極柱(分割源極柱)
P2D．．．汲極柱(分割汲極柱)
P3D．．．汲極柱
R．．．阻抗形成領域
SE．．．源極背面電極
SW1．．．側璧間隔件
SW2．．．側璧間隔件
UC．．．領域
[圖1]
模式性顯示實施形態1之半導體裝置之構成之剖面斜視圖。
[圖2]
模式性顯示實施形態1之半導體裝置之構成之剖面圖。
[圖3]
顯示實施形態1之半導體裝置之構成之主要部平面圖。
[圖4]
顯示實施形態1之半導體裝置之製造工程之主要部剖面圖。
[圖5]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖。
[圖6]
顯示實施形態1之半導體裝置之製造工程之主要部剖面圖中，顯示接續圖4之半導體裝置之製造工程之主要部剖面圖。
[圖7]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖中，顯示接續圖5之半導體裝置之製造工程之主要部平面圖。
[圖8]
顯示實施形態1之半導體裝置之製造工程之主要部剖面圖中，顯示接續圖6之半導體裝置之製造工程之主要部剖面圖。
[圖9]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖中，顯示接續圖7之半導體裝置之製造工程之主要部平面圖。
[圖10]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖，圖9之部分擴大圖。
[圖11]
顯示實施形態1之半導體裝置之製造工程之主要部剖面圖中，顯示接續圖8之半導體裝置之製造工程之主要部剖面圖。
[圖12]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖中，顯示接續圖9之半導體裝置之製造工程之主要部平面圖。
[圖13]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖中，圖12之部分擴大圖。
[圖14]
顯示實施形態1之半導體裝置之製造工程之主要部剖面圖中，顯示接續圖11之半導體裝置之製造工程之主要部剖面圖。
[圖15]
顯示實施形態1之半導體裝置之製造工程之主要部平面圖中，顯示接續圖12之半導體裝置之製造工程之主要部平面圖。
[圖16]
顯示實施形態1之LDMOS之重覆構造之主要部平面圖。
[圖17]
模式性顯示電力增幅模組(晶片)之構成例之平面圖。
[圖18]
顯示實施形態2之半導體裝置之構成之主要部平面圖。
[圖19]
顯示實施形態2之其他領域之構成之主要部平面圖。
[圖20]
顯示實施形態3之半導體裝置之構成之主要部平面圖。
[圖21]
顯示實施形態4之半導體裝置之構成之主要部平面圖。
[圖22]
顯示實施形態5之半導體裝置之構成之主要部平面圖。
[圖23]
顯示實施形態6之半導體裝置之構成之主要部平面圖。
[圖24]
顯示實施形態7之半導體裝置之構成之主要部平面圖。
[圖25]
顯示實施形態8之半導體裝置之構成之主要部平面圖。
[圖26]
顯示實施形態9之半導體裝置之構成之主要部平面圖。
[圖27]
顯示比較例之半導體裝置之構成之主要部平面圖。
2．．．磊晶層
7．．．p型井
15．．．n+型源極領域
12．．．p型環形佈植領域
11．．．n-型源極領域
8．．．閘極絕緣膜
G．．．閘極電極
17．．．金屬矽化層
SW1、SW2．．．側璧間隔件
P1S．．．源極柱(分割源極柱)
M1S．．．源極配線
P2D．．．汲極柱(分割汲極柱)
P3D．．．汲極柱
M2D、M3D．．．汲極配線
M1D．．．汲極配線(分割汲極配線部)
13．．．第2之n-型汲極領域
1．．．半導體基板(基板)
SE．．．源極背面電極
14．．．n+型汲極領域
P1D．．．汲極柱(分割汲極柱)
10．．．第1之n-型汲極領域
3．．．p型埋設層
16．．．p+型半導體領域

Claims (26)

  1. 一種半導體裝置，係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET、和(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)配置於前述源極連接部上之源極配線、和(d)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部，和(e)配置於前述汲極連接部上之汲極配線；前述汲極連接部係具有於前述第1領域中，配置呈向前述第1方向延伸存在之線狀，前述源極連接部係於前述第2領域中，於前述第1方向置入特定間隔加以配置之複數之分割源極連接器。
  2. 一種半導體裝置，係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET、和(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)配置於前述源極連接部上之源極配線、和(d)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部、和(e)具有配置於前述汲極連接部上之汲極配線；前述汲極連接部係具有於前述第1領域中，於前述第1方向置入第1之間隔加以配置之複數之分割汲極連接器，前述源極連接部係於前述第2領域中，於前述第1方向置入前述第1之間隔加以配置之複數之分割源極連接器，前述複數之分割汲極連接器之各分割汲極連接器之前述第1方向之位置，係偏移位於前述複數之分割源極連接器之前述第1方向之位置間加以配置。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述汲極配線係於前述第1領域，於前述第1方向，具有置入第2之間隔加以配置之複數之分割汲極配線部。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述源極配線係於前述第2領域，被覆前述複數之分割源極連接器，配置成延伸存在於前述第1方向之線狀者。
  5. 如申請專利範圍第3項之半導體裝置，其中，前述源極配線係其延伸存在於前述第1方向之端部中，位於前述汲極連接部側之端部具有向與前述第1方向交叉之第2方向後退之缺口部，前述缺口部係配置於前述複數之分割源極連接器間。
  6. 如申請專利範圍第2項之半導體裝置，其中，前述分割源極連接器係相較於前述第1方向之寬度，與前述第1方向交叉之第2方向之寬度者為大。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述汲極配線係於前述第1領域，於前述第1方向，具有置入第2之間隔加以配置之複數之分割汲極配線部。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述源極配線係於前述第2領域，被覆前述複數之分割源極連接器，配置成延伸存在於前述第1方向之線狀者。
  9. 如申請專利範圍第7項之半導體裝置，其中，前述源極配線係其延伸存在於前述第1方向之端部中，位於前述汲極連接部側之端部具有向與前述第1方向交叉之第2方向後退之缺口部，前述缺口部係配置於前述複數之分割源極連接器間。
  10. 如申請專利範圍第2項之半導體裝置，其中，前述源極連接部係具有第1之分割源極連接列與第2之分割源極連接列，前述第1之分割源極連接列係於前述第1之方向，具有置入第1之間隔配置之複數之分割源極連接器，前述第2之分割源極連接列係於前述第1之方向，具有置入較前述第1之間隔為小之第3之間隔配置之複數之分割源極連接器，前述第1之分割源極連接列係較前述第2之分割源極連接列，更配置於前述汲極連接部側。
  11. 如申請專利範圍第10項之半導體裝置，其中，前述汲極配線係於前述第1領域，於前述第1方向，具有置入第2之間隔加以配置之複數之分割汲極配線部。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述源極配線係其延伸存在於前述第1方向之端部中，位於前述汲極連接部側之端部具有向與前述第1方向交叉之第2方向後退之缺口部，前述缺口部係與前述複數之分割汲極連接器之各分割汲極連接器之前述第1方向之位置對應而配置者。
  13. 如申請專利範圍第10項之半導體裝置，其中，前述源極配線係其延伸存在於前述第1方向之端部中，位於前述汲極連接部側之端部具有向與前述第1方向交叉之第2方向後退之缺口部，前述缺口部之前述第1方向之寬度係較前述第1之間隔為大。
  14. 一種半導體裝置，係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET，和(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)配置於位在前述源極連接部上之源極配線、(d)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部、(e)配置於前述汲極連接部上之汲極配線；前述汲極連接部係於前述第1領域中，具有在於前述第1方向置入第1之間隔加以配置之複數之分割汲極連接器，於前述源極連接部，於前述第2領域中，具有在於前述第1方向置入前述第1之間隔加以配置之複數之分割源極連接器，前述複數之分割汲極連接器之各分割汲極連接器之前述第1方向之位置係具有對應於前述複數之分割源極連接器之前述第1方向之位置而排列配置，前述汲極配線係於前述第1領域，於前述第1方向，置入第2之間隔而配置之複數之分割汲極配線部。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述源極配線係於前述第2領域，被覆前述複數之分割源極連接器，配置成延伸存在於前述第1方向之線狀者。
  16. 如申請專利範圍第14項之半導體裝置，其中，前述源極配線係於前述第2領域，使被覆前述複數之分割源極連接器，而延伸存在於前述第1方向，延伸存在於前述第1方向之端部中，位於前述汲極連接部側之端部則具有向與前述第1方向交叉之第2方向後退之缺口部，前述缺口部係配置於前述複數之分割源極連接器間。
  17. 一種半導體裝置，係(a)橫方向擴散MISFET中，具有(a1)於半導體基板之第1面上，介著閘極絕緣膜加以配置，延伸存在於第1方向之閘極電極、和(a2)配置於前述閘極電極之一方側之前述半導體基板中之源極領域、以及配置於前述閘極電極之另一方側之前述半導體基板中之汲極領域的橫方向擴散MISFET、和(b)前述半導體基板上，配置於位在前述閘極電極之一方側之第1領域，與前述源極領域電性連接之源極連接部、和(c)前述半導體基板上，配置於位在前述閘極電極之另一方側之第2領域，與前述汲極領域電性連接之汲極連接部、和(d)配置於前述汲極連接部上之汲極配線；前述源極連接部係於前述第2領域中，具有在於前述第1方向置入特定之間隔加以配置之複數之分割源極連接器，於前述源極連接部上，未形成與前述源極連接部電性連接之源極配線。
  18. 如申請專利範圍第17項之半導體裝置，其中，於與前述半導體基板之前述第1面相反側之第2面上，配置與前述源極領域電性連接之源極電極。
  19. 如申請專利範圍第17項之半導體裝置，其中，前述汲極連接部係於前述第1領域，配置成延伸存在於前述第1方向之矩形狀者。
  20. 如申請專利範圍第17項之半導體裝置，其中，前述汲極連接部係於前述第1領域，具有於前述第1方向置入第1之間隔加以配置之複數之汲極連接器，前述複數之分割汲極連接器之各分割汲極連接器係使該前述第1方向之位置，對應於前述複數之分割源極連接器之前述第1方向之位置，與前述複數之分割源極連接器排列配置。
  21. 如申請專利範圍第20項之半導體裝置，其中，前述汲極配線係於前述第1領域，於前述第1方向，具有置入第2之間隔加以配置之複數之分割汲極配線部。
  22. 如申請專利範圍第17項之半導體裝置，其中，前述汲極連接部係於前述第1領域，具有於前述第1方向置入第1之間隔加以配置之複數之汲極連接器，前述複數之分割汲極連接器之各分割汲極連接器之前述第1方向之位置，係位於前述複數之分割源極連接器之前述第1方向之位置間地，加以偏移配置。
  23. 如申請專利範圍第22項之半導體裝置，其中，前述汲極配線係於前述第1領域，於前述第1方向，具有置入第2之間隔加以配置之複數之分割汲極配線部。
  24. 如申請專利範圍第1項之半導體裝置，其中，前述閘極電極之另一方側之端部與前述汲極領域之距離，係較前述閘極電極之一方側之端部與前述源極領域之距離為大。
  25. 如申請專利範圍第1項之半導體裝置，其中，於前述半導體基板之第1領域中，形成構成前述半導體基板之半導體與金屬之化合物層。
  26. 如申請專利範圍第1項之半導體裝置，其中，前述半導體基板係具有磊晶層，前述橫方向擴散MISFET係形成於前述磊晶層之主表面者。
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