[go: up one dir, main page]

JP2009194210A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2009194210A
JP2009194210A JP2008034526A JP2008034526A JP2009194210A JP 2009194210 A JP2009194210 A JP 2009194210A JP 2008034526 A JP2008034526 A JP 2008034526A JP 2008034526 A JP2008034526 A JP 2008034526A JP 2009194210 A JP2009194210 A JP 2009194210A
Authority
JP
Japan
Prior art keywords
insulating film
mtj element
semiconductor device
mtj
stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008034526A
Other languages
English (en)
Other versions
JP2009194210A5 (ja
Inventor
Mikio Tsujiuchi
幹夫 辻内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008034526A priority Critical patent/JP2009194210A/ja
Priority to US12/358,840 priority patent/US7932572B2/en
Publication of JP2009194210A publication Critical patent/JP2009194210A/ja
Publication of JP2009194210A5 publication Critical patent/JP2009194210A5/ja
Priority to US13/048,205 priority patent/US8198691B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

【課題】ＭＲＡＭのメモリ素子のスイッチング電流の製造時のバラツキを意図的に一方方向にシフトさせるができるＭＴＪ素子を有する半導体装置及びその製造方法を得る。
【解決手段】平面形状が横長の矩形状の下部電極ＥＢ１の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ１が形成される。ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状の横長矩形状のＭＴＪ上絶縁膜５１が形成される。そして、ＭＴＪ上絶縁膜５１として、ＭＴＪ素子ＭＤ１に圧縮ストレスを印加する圧縮ストレス絶縁膜や、ＭＴＪ素子ＭＤ１に引っ張りストレスを印加する引張ストレス絶縁膜が用いられる。
【選択図】図１

Description

この発明は、ＭＴＪ(Magnetic Tunnel Junction)素子等のメモリ素子を有する半導体装置及びその製造方法に関する。
ＭＲＡＭは、メモリ素子に磁性体を用い磁性体の磁化の向きによってデータを記憶する、すなわち、電子の持つスピンに情報を蓄えることによりデータを保持するメモリであり、ランダムアクセス可能に回路が構成されている。ＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。
従来のＭＴＪ素子（第１種のＭＴＪ素子）は外部より受ける磁場によってその抵抗値が変化する特性を有している。上記一般的なＭＴＪ素子（ＴＭＲ素子）は例えば特許文献１に開示されている。
従来のＳＴＴ（Spin Torque Transfer）−ＲＡＭと呼ばれるＭＴＪ素子（第２種のＭＴＪ素子）は自身を流れる電流によってその抵抗値が変化する。このようなＳＴＴ−ＲＡＭと呼ばれるＭＴＪ素子は例えば特許文献２に開示されている。
特開２００６−１５６６０８号公報 特表２００５−５３５１２５号公報
従来のＭＲＡＭのメモリ素子においてその書換電流であるスイッチング電流Ｉｓｗは、メモリ素子の素子サイズとフリー層（磁性膜）の膜厚によって影響を受ける。すなわち、スイッチング電流Ｉｓｗは、素子サイズが大きくなると小さくなる傾向があり、フリー層の膜厚が厚くなると大きくなるという傾向がある。
上記した２つの要素（素子サイズとフリー層の膜厚）により各メモリ素子のスイッチング電流Ｉｓｗは製造時にバラツキが生じてしまい、設計時の値より増減する。
例えば、スイッチング電流Ｉｓｗが小さすぎると非選択のＭＴＪ素子への誤書き込み生じる。このため、製造時のバラツキを考慮して設計段階でスイッチング電流Ｉｓｗに余裕を持たせる必要があった。
この発明は上記問題点を解決するためになされたもので、ＭＲＡＭのメモリ素子のスイッチング電流Ｉｓｗの製造時のバラツキを意図的に一方方向にシフトさせるができるＭＴＪ素子を有する半導体装置及びその製造方法を得ることを目的とする。
この発明の一実施の形態によれば、ＭＴＪ素子の表面及び側面を覆って形成され、ＭＴＪ素子にストレス印加するストレス絶縁膜を備える。
このストレス絶縁膜の第１の態様として、ＭＴＪ素子に対し、ＭＴＪ素子のスイッチング電流の増減に実効的な影響を与えるレベルの圧縮ストレスを印加する圧縮ストレス絶縁膜がある。
このストレス絶縁膜の第２の態様として、ＭＴＪ素子に対し引張ストレスを印加する引張ストレス絶縁膜がある。
上記第１及び第２の態様は、圧縮ストレス絶縁膜及び引張ストレス絶縁膜を形成することにより、スイッチング電流を増加方向あるいは減少方向に意図的にシフトさせることができ、製造プロセス時に生じるスイッチング電流の減少方向あるいは増加方向のバラツキを効果的に抑制することができる効果を奏する。
＜前提技術＞
図５８は本発明の前提技術となる一般的なＭＲＡＭのメモリセル構成の平面概略構造を示す説明図である。同図に示すように、平面形状が横長の下部電極ＥＢ９の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ９が形成される。
図５９はＳＴＴ（Spin Torque Transfer）−ＲＡＭと呼ばれるＭＴＪ素子の平面概略構造を示す説明図である。同図に示すように、平面形状が正方形状の下部電極ＥＢ１０の中央に平面形状が横長の楕円形状のＭＴＪ素子ＭＤ１０が形成される。
図６０〜図６４は図５８で示した一般的なＭＴＪ素子の製造方法の一部を示す断面図である。なお、図６０〜図６４は図５８のＧ−Ｇ断面に相当する。まず、図６０の構造を得るまでの製造プロセスを説明する。
まず、半導体基板１００の上層部に選択的に素子分離領域２を形成する。素子分離領域２，２間の半導体基板１００の上層部がトランジスタ等が形成される活性領域となる。
そして、第１の導電型の不純物を導入することにより、半導体基板１００の上層部にウェル領域１ｗを形成する。
次に、ウェル領域１ｗ上にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上に選択的にゲート電極１２を形成する。ゲート電極１２下のウェル領域１ｗの表面がチャネル領域１ｃとして規定される。
続いて、ゲート電極１２に対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入，拡散した後、ゲート電極１２の側面に２層構造のサイドウォール１３を形成する。その後、ゲート電極１２及びサイドウォール１３に対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域１ｃ近傍にエクステンション領域を有する一対のソース・ドレイン領域１４，１４を形成する。その結果、チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなるＭＯＳトランジスタＱ１が形成される。
次に、ソース・ドレイン領域１４，１４及びゲート電極１２の表面上にそれぞれコバルトシリサイド領域１５を形成する。
続いて、全面に層間絶縁膜１６を形成し、層間絶縁膜１６を貫通してコンタクトプラグ１７を選択的に形成する。このコンタクトプラグ１７は一対のソース・ドレイン領域１４，１４のうちの一方のコバルトシリサイド領域１５と電気的に接続される。
さらに、全面に窒化膜４１及び（酸化膜である）層間絶縁膜１８を積層し、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９を選択的に形成する。その結果、Ｃｕ配線１９の一部がコンタクトプラグ１７と電気的に接続される。このようにして、第１層メタル配線であるＣｕ配線１９が形成される。
続いて、全面に窒化膜４２、（酸化膜である）層間絶縁膜２０及び２１が積層され、窒化膜４２及び層間絶縁膜２０を貫通して微細孔７２が選択的に形成され、さらに、微細孔７２を含む領域上における層間絶縁膜２１を貫通して配線孔６２が選択的に形成され、その後、微細孔７２及び配線孔６２を埋め込んでＣｕ配線２２が形成される。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線であるＣｕ配線２２が形成される。
その後、全面に、窒化膜４３、（酸化膜からなる）層間絶縁膜２３及び２４が形成され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔７３が選択的に形成され、さらに、微細孔７３を含む領域上における層間絶縁膜２４を貫通して配線孔６３が選択的に形成される。その後、微細孔７３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ）が形成される。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５が形成される。
その後、全面に層間絶縁膜２６を形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
そして、全面に、埋込・配線金属層８８、ＭＴＪ用膜８９（上部電極を含む）を積層することにより図６０に示す構造を得る。なお、埋込・配線金属層８８及びＴＭＴＪ用膜８９の上部電極は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
その後、図６１に示すように、図示しないパターニングされたレジストを用いたリソグラフィ技術によりＭＴＪ用膜８９をパターニングして磁性膜ＦＭ９（上部電極ＥＴ９含む）を得る。
さらに、図６２に示すように、図示しないパターニングされたレジストを用いて埋込・配線金属層８８をパターニングして下部電極ＥＢ９を得る。
図６３は図６２の着目領域ｖ３の拡大構造を示す説明図である。同図に示すように、下部電極ＥＢ９上に磁性膜ＦＭ９及び上部電極ＥＴ９からなるＭＴＪ素子ＭＤ９を得ることができる。なお、磁性膜ＦＭ９は詳細構造は下部磁性膜９６、トンネル絶縁膜９７及び上部磁性膜９８の積層構造となる。
次に、図６４に示すように、ＳｉＯ2からなる層間絶縁膜６６を全面に形成し、層間絶縁膜６６に対しＣＭＰ処理を施すことにより、層間絶縁膜６６を平坦化する。続いて、磁性膜ＦＭ９の上方において、層間絶縁膜６６を貫通するビアホール４０を形成する。
次に、ビアホール４０にＣｕ配線３７を埋め込むと共に層間絶縁膜６６上にＣｕ配線３７を形成することによりビット線を得る。その結果、Ｃｕ配線３７はビアホール４０を介してＭＴＪ素子ＭＤ９の上部電極ＥＴ９と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３７が形成される。
最後に、全面に層間絶縁膜９０を形成することにより、図５８で示したＭＴＪ素子ＭＤ１及び下部電極ＥＢ９をメモリセルとする一般的なＭＲＡＭが完成する。
＜実施の形態１＞
（原理）
図１はこの発明の実施の形態１であるのＭＲＡＭ（半導体装置）の第１のメモリセル構成（一般的なＭＴＪ素子を含むメモリセル）の平面概略構造を示す説明図である。
同図に示すように、平面形状が横長の矩形状の下部電極ＥＢ１の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ１が形成される。さらに、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状の横長矩形状のＭＴＪ上絶縁膜５１が形成される。
なお、平面形状が横長とは長辺（上下の辺）と短辺（左右の辺）との比が“１”を超えることを意味し、平面形状が縦長とは長辺（左右の辺）と短辺（上下の辺）との比が“１”を超えることを意味する。また、楕円形状においては長辺が長軸、短辺が短軸となる。
図２は実施の形態１の第１のメモリセル構成における第１の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５１を覆って圧縮ストレス絶縁膜５１ｃで形成している。圧縮ストレス絶縁膜５１ｃは圧縮ストレスＳＣ１をＭＴＪ素子ＭＤ１に与える。
図３は実施の形態１の第１のメモリセル構成における第２の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５１を引張（引っ張り）ストレス絶縁膜５１ｐで形成している。引張ストレス絶縁膜５１ｐは引張ストレスＳＰ１をＭＴＪ素子ＭＤ１に与える。
図４はこの発明の実施の形態１であるのＭＲＡＭの第２のメモリセル構成（ＳＴＴ−ＲＡＭ）の平面概略構造を示す説明図である。
同図に示すように、平面形状が横長の矩形状の下部電極ＥＢ２の中心部に平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ２が形成される。ここで、ＭＴＪ素子ＭＤ２の長軸方向が容易軸方向に設定され、短軸方向が困難軸方向に設定される。さらに、ＭＴＪ素子ＭＤ２上を覆って平面形状が下部電極ＥＢ２と同一形状の横長矩形状のＭＴＪ上絶縁膜５２が形成される。ここでいう同一形状とは、後に説明するように同一のマスクでエッチングすることにより形成されるものであり、通常のプロセスばらつきを範囲内に含むものとする。
図５は実施の形態１の第２のメモリセル構成における第１の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５２を圧縮ストレス絶縁膜５２ｃで形成している。圧縮ストレス絶縁膜５２ｃは圧縮ストレスＳＣ２をＭＴＪ素子ＭＤ２に与える。
図６は実施の形態１の第２のメモリセル構成における第２の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５２を引張ストレス絶縁膜５２ｐで形成している。引張ストレス絶縁膜５２ｐは引張ストレスＳＰ２をＭＴＪ素子ＭＤ２に与える。
図２及び図５に示すように、ＭＴＪ上絶縁膜５１（５２）は横長の平面形状を呈しているため、ＭＴＪ素子ＭＤ１（ＭＤ２）は、その短辺方向（短軸方向）により強い圧縮ストレスＳＣ１（ＳＣ２）を受ける。したがって、第１の態様では、ＭＴＪ素子ＭＤ１の短辺方向に圧縮ひずみが生じる（以下、このひずみを「圧縮方向ひずみ」と称する場合あり）。なお、本明細書中において、短辺方向とはＭＴＪ素子ＭＤ１やＭＴＪ上絶縁膜５１の短辺に平行な方向を意味し、長辺方向はＭＴＪ素子ＭＤ１やＭＴＪ上絶縁膜５１の長辺に平行な方向を意味する。
図３及び図６に示すように、ＭＴＪ上絶縁膜５１（５２）は横長の平面形状を呈しているため、ＭＴＪ素子ＭＤ１（ＭＤ２）は、その短辺方向により強い引張ストレスＳＰ１（ＳＰ２）を受ける。したがって、第２の態様ではＭＴＪ素子ＭＤ１の短辺方向に引張ひずみが生じる（以下、このひずみを「引張方向ひずみ」と称する場合あり）。
図７は実施の形態１のＭＲＡＭにおける第１のメモリセル構成のＭＴＪ素子の短辺方向に印加されるひずみ（Strain）とスイッチング電流Ｉｓｗとの増減ΔＩｓｗとの関係を示すグラフである。なお、ΔＩｓｗ＝Ｉｓｗ（ＭＴＪ上絶縁膜５１（５２）を形成する場合）／Ｉｓｗ（ＭＴＪ上絶縁膜５１（５２）形成しない場合（ｗ／ｏ strain））を意味する。なお、ひずみ（Strain）は、[ひずみ ε ]= [ストレス σ ] / [（磁性膜の）ヤング率 E ]）より求めている。
同図に示すように、圧縮方向ひずみが大きくなると、スイッチング電流変化率ΔＩｓｗは正の方向に増加し、引張方向ひずみが大きくなるとスイッチング電流変化率ΔＩｓｗが負の方向に増加する傾向を示す。この傾向は第２のメモリセル構成において同様に当てはまる。
したがって、実施の形態１のＭＲＡＭの第１及び第２のメモリセル構成において、第１の態様を採用してＭＴＪ素子ＭＤ１の平面形状の短辺方向にＭＴＪ上絶縁膜３３の平面形状の長辺方向を合わせることにより、ＭＴＪ素子ＭＤ１の短辺方向に一軸性の圧縮ストレスを実効的に印加することができる。
その結果、ＭＴＪ上絶縁膜３３の形成によりスイッチング電流Ｉｓｗを意図的に増加させることができる。すなわち、実施の形態１のＭＲＡＭのメモリ素子はスイッチング電流Ｉｓｗの製造時のバラツキを意図的に増加方向にシフトさせるができるため、製造プロセスのバラツキによるスイッチング電流Ｉｓｗの低減化を抑制することができる効果を奏する。
一方、実施の形態１のＭＲＡＭの第１及び第２のメモリセル構成において、第２の態様を採用してＭＴＪ素子ＭＤ１の平面形状の短辺方向にＭＴＪ上絶縁膜３３の平面形状の長辺方向を合わせることにより、ＭＴＪ素子ＭＤ１の短辺方向に一軸性の引張ストレスを実効的に印加することができる。
その結果、スイッチング電流Ｉｓｗを意図的に減少させることができる。すなわち、実施の形態１のＭＲＡＭのメモリ素子はスイッチング電流Ｉｓｗの製造時のバラツキを意図的に減少方向にシフトさせるができるため、製造プロセスのバラツキによるスイッチング電流Ｉｓｗの増加を抑制することができる効果を奏する。
上記効果は、外部より受ける磁場によってその抵抗値が変化する第１種のＭＴＪ素子であるＭＴＪ素子ＭＤ１においても、自身を流れる電流によってその抵抗値が変化する第２種のＭＴＪ素子であるＭＴＪ素子ＭＤ２においても同様に発揮される。
（製造方法（第１のメモリセル構成））
図８は実施の形態１の第１のメモリセル構成における平面構造を示す平面図である。同図に示すように、半導体基板１００の上方に平面形状が横長の矩形状の下部電極ＥＢ１が形成され、下部電極ＥＢ１の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ１が形成される。さらに、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状の横長矩形状のＭＴＪ上絶縁膜５１が形成される。また、ＭＴＪ素子ＭＤ１の中心部にはビアホール４０が設けられる。
図９〜図２８は実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。なお、図９〜図２８は図８のＡ−Ａ断面に相当する。以下、図９〜図２８を参照して実施の形態１のＭＲＡＭの製造方法を説明する。
まず、図９に示すように、半導体基板１００の上層部に選択的に素子分離領域２を形成する。素子分離領域２，２間の半導体基板１００の上層部がトランジスタ等が形成される活性領域１となる。
そして、図１０に示すように、第１の導電型の不純物を導入することにより、半導体基板１００の上層部にウェル領域１ｗを形成する。
次に、図１１に示すように、ウェル領域１ｗ上にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上に選択的にゲート電極１２を形成する。ゲート電極１２下のウェル領域１ｗの表面がチャネル領域１ｃとして規定される。
続いて、図１２に示すように、ゲート電極１２に対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入，拡散した後、ゲート電極１２の側面に２層構造のサイドウォール１３を形成する。その後、ゲート電極１２及びサイドウォール１３に対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域１ｃ近傍にエクステンション領域を有する一対のソース・ドレイン領域１４，１４を形成する。その結果、チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなるＭＯＳトランジスタＱ１が形成される。
次に、図１３に示すように、ソース・ドレイン領域１４，１４及びゲート電極１２の表面上にそれぞれコバルトシリサイド領域１５を形成する。
続いて、図１４に示すように、全面に層間絶縁膜１６を形成し、層間絶縁膜１６を貫通してコンタクトプラグ１７を選択的に形成する。このコンタクトプラグ１７は一対のソース・ドレイン領域１４，１４のうちの一方のコバルトシリサイド領域１５と電気的に接続される。
さらに、図１５に示すように、全面に窒化膜４１及び（酸化膜である）層間絶縁膜１８を積層し、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９を選択的に形成する。その結果、Ｃｕ配線１９の一部がコンタクトプラグ１７と電気的に接続される。このようにして、第１層メタル配線であるＣｕ配線１９が形成される。
続いて、図１６に示すように、全面に窒化膜４２、（酸化膜である）層間絶縁膜２０及び２１が積層され、窒化膜４２及び層間絶縁膜２０を貫通して微細孔７２が選択的に形成され、さらに、微細孔７２を含む領域上における層間絶縁膜２１を貫通して配線孔６２が選択的に形成され、その後、微細孔７２及び配線孔６２を埋め込んでＣｕ配線２２が形成される。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線であるＣｕ配線２２が形成される。
その後、図１７に示すように、全面に、窒化膜４３、（酸化膜からなる）層間絶縁膜２３及び２４が形成され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔７３が選択的に形成され、さらに、微細孔７３を含む領域上における層間絶縁膜２４を貫通して配線孔６３が選択的に形成され、その後、微細孔７３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ）が形成される。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５が形成される。
その後、図１８に示すように、全面に層間絶縁膜２６を形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
そして、図１９に示すように、ビアホール９内を含む全面にバリアメタル層２８を形成し、バリアメタル層２８上にビア埋込金属層２９を形成する。
続いて、図２０に示すように、バリアメタル層２８及びビア埋込金属層２９に対しＣＭＰ処理を行い、ビアホール９内のバリアメタル層２８及びビア埋込金属層２９のみ残存させる。
その後、図２１に示すように、全面に、下部電極層３０、ＭＴＪ用膜３１、及び上部電極層３２を積層する。なお、下部電極層３０及び上部電極層３２は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
続いて、図２２に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングして磁性膜ＦＭ１及び上部電極ＥＴ１を得る。
次に、図２３に示すように、磁性膜ＦＭ１及び上部電極ＥＴ１を含む全面にＭＴＪ上絶縁膜３３を形成する。この際、磁性膜ＦＭ１を構成する磁性体材料の電気磁気特性に影響を及ぼさない温度（たとえば約３００℃以下の温度）でＭＴＪ上絶縁膜３３を成膜する。したがって、ＭＴＪ上絶縁膜３３はＭＴＪ素子ＭＤ１の表面及び側面上に直接形成される。そして、リソグラフィ技術を用いてＭＴＪ上絶縁膜３３上にレジストパターン３４を選択的に形成する。
なお、このＭＴＪ上絶縁膜３３が図１〜図３で示したＭＴＪ上絶縁膜５１（５１ｃ，５１ｐ）に相当する。すなわち、ＭＴＪ上絶縁膜３３を圧縮ストレス絶縁膜５１ｃで形成すると第１の態様となり、引張ストレス絶縁膜５１ｐで形成すると第２の態様となる。
さらに、図２４に示すように、レジストパターン３４をマスクとしてドライエッチング技術を用いてＭＴＪ上絶縁膜３３及び下部電極層３０をパターニングして、パターニングされたＭＴＪ上絶縁膜３３及び下部電極ＥＢ１を得る。その結果、図１のＭＴＪ上絶縁膜５１のように、ＭＴＪ素子ＭＤ１の短辺方向に長辺方向を一致させた平面形状(長辺/短辺比が“１”より大きい矩形状)の下部電極ＥＢ１とＭＴＪ上絶縁膜３３とを一つのマスクで同時にパターニングすることができる。
このように、ＭＴＪ上絶縁膜３及び下部電極層３０を同時にパターニングするため、下部電極層３０のパターニング時にＭＴＪ素子ＭＤ１の表面及び側面はＭＴＪ上絶縁膜３３によって保護される。このため、下部電極層３０の残渣が磁性膜ＦＭ１の側面に付着する等に起因するＭＴＪ素子ＭＤ１のリーク電流発生を効果的に抑制することができる。
図２５は図２０の着目領域ｖ１の拡大構造を示す説明図である。なお、同図において、ＭＴＪ上絶縁膜３３の図示を省略している。同図に示すように、下部電極ＥＢ１上に磁性膜ＦＭ１及び上部電極ＥＴ１からなるＭＴＪ素子ＭＤ１を得ることができる。なお、磁性膜ＦＭ１は詳細構造は下部磁性膜６、トンネル絶縁膜７及び上部磁性膜８の積層構造となる。
次に、図２６に示すように、ＳｉＯ2からなる層間絶縁膜３５を全面に形成する。
その後、図２７に示すように、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、上部電極ＥＴ１の上方において、層間絶縁膜３５を貫通するビアホール４０を形成する。
次に、ビアホール４０にＣｕ配線３７を埋め込むと共に層間絶縁膜３５上にＣｕ配線３７を形成することによりビット線を得る。その結果、Ｃｕ配線３７はビアホール４０を介してＭＴＪ素子ＭＤ１の上部電極ＥＴ１と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３７が形成される。
最後に、全面に層間絶縁膜（図示せず）を形成することにより、図８で示したＭＴＪ素子ＭＤ１及び下部電極ＥＢ１をメモリセルとする実施の形態１の第１のメモリセル構成のＭＲＡＭが完成する。
なお、図２１で示す工程において上部電極層３２の膜厚を厚くして、図２２に示す工程後に膜厚の厚い上部電極ＥＴ１を形成することもできる。
そして、図２８で示すように、層間絶縁膜３５に対するＣＭＰ処理を上部電極ＥＴ１ａの上部表面が露出するまで行った後、層間絶縁膜３５上にＣｕ配線３７を形成することによりビット線を得る。その結果、Ｃｕ配線３７は別途ビアホールを設けることなく、ＭＴＪ素子ＭＤ１の上部電極ＥＴ１ａと直接電気的に接続することができる。
このように、第４層メタル配線であるＣｕ配線３７とＭＴＪ素子ＭＤ１の上部電極ＥＴ１ａとの直接接続を図り、ビアホール４０を省略することができる。
（製造方法（第２のメモリセル構成））
図２９は実施の形態１の第２のメモリセル構成における平面構造を示す平面図である。同図に示すように、半導体基板１００の上方に平面形状が横長の矩形状の下部電極ＥＢ２が形成され、下部電極ＥＢ２の中央に平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ２が形成される。さらに、ＭＴＪ素子ＭＤ２上を覆って平面形状が下部電極ＥＢ２と同一の横長矩形状の形状のＭＴＪ上絶縁膜５２が形成される。また、ＭＴＪ素子ＭＤ２の中心部にはビアホール４０が設けられる。
図３０〜図４０は実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。なお、図３０〜図４０は図２９のＢ−Ｂ断面に相当する。
まず、図９〜図１６で示した第１のメモリセル構成と同様の工程を経た後、図３０に示すように、全面に、窒化膜４３、層間絶縁膜２３及び２４が形成され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔７３が選択的に形成され、さらに、微細孔７３を含む領域上における層間絶縁膜２４を貫通して配線孔６３が選択的に形成され、その後、微細孔７３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５のみ）が形成される。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５が形成される。
その後、図３１に示すように、全面に層間絶縁膜２６を形成し、メモリセル部におけるリード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
そして、図３２に示すように、ビアホール９内を含む全面にバリアメタル層２８を形成し、バリアメタル層２８上にビア埋込金属層２９を形成する。
続いて、図３３に示すように、バリアメタル層２８及びビア埋込金属層２９に対しＣＭＰ処理を行い、ビアホール９内のバリアメタル層２８及びビア埋込金属層２９のみ残存させる。
その後、図３４に示すように、全面に、下部電極層３０、ＭＴＪ用膜３１、及び上部電極層３２を積層する。なお、下部電極層３０及び上部電極層３２は例えばＴａを構成材料としており、例えば、スパッタ法により形成される。
続いて、図３５に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングして磁性膜ＦＭ２及び上部電極ＥＴ２を得る。これら磁性膜ＦＭ２及び上部電極ＥＴ２よりＭＴＪ素子ＭＤ２が構成される。
その結果、ビアホール９内に埋め込まれたバリアメタル層２８及びビア埋込金属層２９の真上にＭＴＪ素子ＭＤ２を形成することができる。なぜなら、ＭＴＪ素子ＭＤ２はＭＴＪ素子ＭＤ１のようにデジット線２５ｄを必要としないからである。
次に、図３６に示すように、磁性膜ＦＭ２及び上部電極ＥＴ２を含む全面にＭＴＪ上絶縁膜３３を形成する。この際、磁性膜ＦＭ２を構成する磁性体材料の電気磁気特性に影響を及ぼさない温度（たとえば約３００℃以下の温度）でＭＴＪ上絶縁膜３３を成膜する。したがって、ＭＴＪ上絶縁膜３３はＭＴＪ素子ＭＤ２の側面及び表面に直接形成される。そして、リソグラフィ技術を用いてＭＴＪ上絶縁膜３３上にレジストパターン３８を選択的に形成する。
なお、このＭＴＪ上絶縁膜３３が図４〜図６で示したＭＴＪ上絶縁膜５２（５２ｃ，５２ｐ）に相当する。すなわち、ＭＴＪ上絶縁膜３３を圧縮ストレス絶縁膜５２ｃで形成すると第１の態様となり、引張ストレス絶縁膜５２ｐで形成すると第２の態様となる。
さらに、図３７に示すように、レジストパターン３８をマスクとしてドライエッチング技術を用いてＭＴＪ上絶縁膜３３及び下部電極ＥＢ２を同時にパターニングし、パターニングされたＭＴＪ上絶縁膜３３及び下部電極ＥＢ２を得る。
このように、ＭＴＪ上絶縁膜３及び下部電極層３０を同時にパターニングするため、下部電極層３０のパターニング時にＭＴＪ素子ＭＤ２の表面及び側面はＭＴＪ上絶縁膜３３によって保護される。このため、下部電極層３０の残渣が磁性膜ＦＭ２の側面に付着する等に起因するＭＴＪ素子ＭＤ２のリーク電流発生を効果的に抑制することができる。
図３８は図３７の着目領域ｖ２の拡大構造を示す説明図である。なお、同図において、ＭＴＪ上絶縁膜３３の図示を省略している。同図に示すように、下部電極ＥＢ２上に磁性膜ＦＭ２及び上部電極ＥＴ２からなるＭＴＪ素子ＭＤ２を得ることができる。なお、磁性膜ＦＭ２は詳細構造は下部磁性膜４６、トンネル絶縁膜４７及び上部磁性膜４８の積層構造となる。
次に、図３９に示すように、ＳｉＯ2からなる層間絶縁膜３５を全面に形成する。
その後、図４０に示すように、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、上部電極ＥＴ２の上方において、層間絶縁膜３５を貫通するビアホール４０を形成する。
次に、ビアホール４０にＣｕ配線３７を埋め込むと共に層間絶縁膜３５上にＣｕ配線３７を形成することによりビット線を得る。その結果、Ｃｕ配線３７はビアホール４０を介してＭＴＪ素子ＭＤ２の上部電極ＥＴ２と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３７が形成される。
最後に、全面に層間絶縁膜（図示せず）を形成することにより、図２９で示したＭＴＪ素子ＭＤ２及び下部電極ＥＢ２をメモリセルとする実施の形態１の第２のメモリセル構成のＭＲＡＭが完成する。
なお、第２のメモリセル構成においても、第１のメモリセル構成と同様、図３４で示す工程において上部電極層３２の膜厚を厚くして、図３５に示す工程後に膜厚の厚い上部電極ＥＴ２を形成することもできる。その結果、第２のメモリセル構成においても、第１のメモリセル構成と同様、第４層メタル配線であるＣｕ配線３７とＭＴＪ素子ＭＤ２の上部電極ＥＴ２との直接接続を図り、ビアホール４０を省略することができる。
＜実施の形態２＞
（原理）
図４１はこの発明の実施の形態２であるのＭＲＡＭ（半導体装置）の第１のメモリセル構成の平面概略構造を示す説明図である。
同図に示すように、平面形状が横長の矩形状の下部電極ＥＢ３の右側寄りに平面形状が横長の楕円形状のＭＴＪ素子ＭＤ３が形成される。ここで、ＭＴＪ素子ＭＤ２の長軸方向が容易軸方向に設定され、短軸方向が困難軸方向に設定される。さらに、ＭＴＪ素子ＭＤ３上を覆って平面形状が下部電極ＥＢ３と同一形状の横長矩形状のＭＴＪ上絶縁膜５３が形成される。ここでいう同一形状とは、後に説明するように同一のマスクでエッチングすることにより形成されるものであり、通常のプロセスばらつきを範囲内に含むものとする。
図４２は実施の形態２の第１のメモリセル構成における第１の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５３を圧縮ストレス絶縁膜５３ｃで形成している。圧縮ストレス絶縁膜５３ｃは圧縮ストレスＳＣ３をＭＴＪ素子ＭＤ３に与える。
図４３は実施の形態２の第１のメモリセル構成における第２の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５３を引張ストレス絶縁膜５３ｐで形成している。引張ストレス絶縁膜５３ｐは引張ストレスＳＰ３をＭＴＪ素子ＭＤ３に与える。
図４４はこの発明の実施の形態２であるのＭＲＡＭの第２のメモリセル構成（ＳＴＴ−ＲＡＭ）の平面概略構造を示す説明図である。
同図に示すように、平面形状が横長の矩形状の下部電極ＥＢ４の中心部に平面形状が横長の楕円形状のＭＴＪ素子ＭＤ４が形成される。さらに、ＭＴＪ素子ＭＤ４上を覆って平面形状が下部電極ＥＢ４と同一の横長矩形状のＭＴＪ上絶縁膜５４が形成される。
図４５は実施の形態２の第２のメモリセル構成における第１の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５４を圧縮ストレス絶縁膜５４ｃで形成している。圧縮ストレス絶縁膜５４ｃは圧縮ストレスＳＣ４をＭＴＪ素子ＭＤ４に与える。
図４６は実施の形態２の第２のメモリセル構成における第２の態様の平面概略構造を示す説明図である。同図に示すように、ＭＴＪ上絶縁膜５４を引張ストレス絶縁膜５４ｐで形成している。引張ストレス絶縁膜５４ｐは引張ストレスＳＰ４をＭＴＪ素子ＭＤ４に与える。
図４２及び図４５に示すように、ＭＴＪ上絶縁膜５３（５４）は横長の平面形状を呈しているため、ＭＴＪ素子ＭＤ３（ＭＤ４）は、その長辺方向（長軸方向）により強い圧縮ストレスＳＣ３（ＳＣ４）を受ける。したがって、第１の態様では、長辺方向に圧縮ひずみが生じる（以下、このひずみを「圧縮方向ひずみ」と称する場合あり）。
図４３及び図４６に示すように、ＭＴＪ上絶縁膜５３（５４）は横長の平面形状を呈しているため、ＭＴＪ素子ＭＤ３（ＭＤ４）は、その長辺方向により強い引張ストレスＳＰ３（ＳＰ４）を受ける。したがって、したがって、第２の態様では長辺方向に引張ひずみが生じる（以下、このひずみを「引張方向ひずみ」と称する場合あり）。
図４７は実施の形態２のＭＲＡＭにおける第１のメモリセル構成のＭＴＪ素子の長辺方向に印加されるひずみ（圧縮方向ひずみ及び引張方向ひずみ）とスイッチング電流Ｉｓｗとの増減ΔＩｓｗとの関係を示すグラフである。なお、スイッチング電流変化率ΔＩｓｗの意味は実施の形態１で示した図７と同様である。
同図に示すように、圧縮方向ひずみが大きくなると、スイッチング電流変化率ΔＩｓｗは負の方向に増加し、引張方向ひずみが大きくなるとスイッチング電流変化率ΔＩｓｗが正の方向に増加する傾向を示す。すなわち、実施の形態２は圧縮方向ひずみ及び引張方向ひずみに対するスイッチング電流Ｉｓｗの増減は、実施の形態１と逆の関係を呈する。なお、第２のメモリセル構成においても第１のメモリセル構成と同様な傾向を呈する。
したがって、実施の形態２のＭＲＡＭの第１及び第２のメモリセル構成において、第１の態様を採用してＭＴＪ素子ＭＤ１の平面形状の長辺方向にＭＴＪ上絶縁膜３３の平面形状の長辺方向を合わせることにより、ＭＴＪ素子ＭＤ１の長辺方向に一軸性の圧縮ストレスを実効的に印加することができる。
その結果、スイッチング電流Ｉｓｗを意図的に減少させることができる。すなわち、実施の形態２のＭＲＡＭのメモリ素子はスイッチング電流Ｉｓｗの製造時のバラツキを意図的に減少方向にシフトさせるができるため、製造プロセスのバラツキによるスイッチング電流Ｉｓｗの増加を抑制することができる効果を奏する。
一方、実施の形態２のＭＲＡＭの第１及び第２のメモリセル構成において、第２の態様を採用してＭＴＪ素子ＭＤ１の平面形状の長辺方向にＭＴＪ上絶縁膜３３の平面形状の長辺方向を合わせることにより、ＭＴＪ素子ＭＤ１の長辺方向に一軸性の引張ストレスを実効的に印加することができる。
その結果、スイッチング電流Ｉｓｗを意図的に増加させることができる。すなわち、実施の形態２のＭＲＡＭのメモリ素子はスイッチング電流Ｉｓｗの製造時のバラツキを意図的に増加方向にシフトさせるができるため、製造プロセスのバラツキによるスイッチング電流Ｉｓｗの低減化を抑制することができる効果を奏する。
上記効果は、外部より受ける磁場によってその抵抗値が変化する第１種のＭＴＪ素子であるＭＴＪ素子ＭＤ３においても、自身を流れる電流によってその抵抗値が変化する第２種のＭＴＪ素子であるＭＴＪ素子ＭＤ４においても同様に発揮される。
一般に、圧縮ストレス絶縁膜の方が形成し易いため、スイッチング電流Ｉｓｗを増加方向にシフトさせることが目的であれば実施の形態１を採用することが望ましく、スイッチング電流Ｉｓｗを減少方向にシフトさせることが目的であれば実施の形態２を採用することが望ましといえる。
（製造方法（第１のメモリセル構成））
図４８は実施の形態２の第１のメモリセル構成における平面構造を示す平面図である。同図に示すように、半導体基板１００の上方に平面形状が横長の矩形状の下部電極ＥＢ３が形成され、下部電極ＥＢ３の中央下寄りに横長の楕円形状のＭＴＪ素子ＭＤ３が形成される。さらに、ＭＴＪ素子ＭＤ３上を覆って平面形状が下部電極ＥＢ３と同一の横長矩形状のＭＴＪ上絶縁膜５３が形成される。また、ＭＴＪ素子ＭＤ３の中心部にはビアホール４０が設けられる。なお、図４８で示す第１のメモリセル構成と図４１〜図４３で示す第１のメモリセル構成とは、ＭＴＪ上絶縁膜５３中におけるＭＴＪ素子ＭＤ３に違いがあるが、ＭＴＪ上絶縁膜５３とＭＴＪ素子ＭＤ３との平面形状の長辺方向及び短辺方向の対応関係が同じなため、効果的には変わらない。
実施の形態１における図９〜図２８で示した製造工程は、実施の形態２のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す工程となる。ただし、図９〜図２８は図４８のＣ−Ｃ断面に相当する点が異なる。
（製造方法（第２のメモリセル構成））
図４９は実施の形態２の第２のメモリセル構成における平面構造を示す平面図である。同図に示すように、半導体基板１００の上方に平面形状が横長の矩形状の下部電極ＥＢ４が形成され、下部電極ＥＢ４の中央に横長形状のＭＴＪ素子ＭＤ４が形成される。さらに、ＭＴＪ素子ＭＤ４上を覆って平面形状が下部電極ＥＢ４と同一の横長矩形状のＭＴＪ上絶縁膜５４が形成される。また、ＭＴＪ素子ＭＤ４の中心部にはビアホール４０が設けられる。
実施の形態１における図９〜図１６及び図３０〜図４０で示した製造工程は、実施の形態２のＭＲＡＭにおける第２のメモリセル構成の製造方法を示す工程となる。ただし、図９〜図１６及び図３０〜図４０は図４９のＤ−Ｄ断面に相当する点が異なる。
＜実施の形態３＞
（原理）
図５０はこの発明の実施の形態３であるＭＲＡＭ（半導体装置）の第１のメモリセル構成の第１の態様の平面概略構造を示す説明図である。図５１は図５０のＥ−Ｅ断面を示す断面図である。
これらの図に示すように、平面形状が横長の矩形状の下部電極ＥＢ１の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ１が形成される。ＭＴＪ素子ＭＤ１は図５１に示すように、磁性膜ＦＭ１及び上部電極ＥＴ１の積層構造により形成される。
そして、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状のＭＴＪ上絶縁膜６１が形成される。さらに、ＭＴＪ上絶縁膜６１上に圧縮ストレス絶縁膜材料で構成される圧縮ストレス層間絶縁膜５５ｃが形成される。圧縮ストレス層間絶縁膜５５ｃはＭＴＪ素子ＭＤ１及び下部電極ＥＢ１を含む全面に形成され、その膜厚はＭＴＪ素子ＭＤ１の膜厚を超える膜厚で形成される。
一方、ＭＴＪ上絶縁膜６１は圧縮ストレス絶縁膜にも引張ストレス絶縁膜にも該当しない一般的な絶縁膜である。
図５２は実施の形態３の第１のメモリセル構成における第１の態様の圧縮ストレス印加状況を示す説明図である。同図に示すように、圧縮ストレス層間絶縁膜５５ｃは全面にＭＴＪ素子ＭＤ１の膜厚より十分厚い膜厚で形成されるため、圧縮ストレスＳＣ５を均等にＭＴＪ素子ＭＤ１に与える。このように、ＭＴＪ素子ＭＤ１は、長辺方向及び短辺方向にほぼ均等に圧縮ストレスＳＣ５（ＳＣ４）を受ける。
したがって、第１の態様では、ＭＴＪ素子ＭＤ１の平面形状が長辺部分の方が広範囲に圧縮ストレスＳＣ５を受ける分、短辺方向に圧縮ひずみが生じる（以下、このひずみを「圧縮方向ひずみ」と称する場合あり）。
したがって、実施の形態３のＭＲＡＭの第１のメモリセル構成は第１の態様を採用することにより、スイッチング電流Ｉｓｗを意図的に増加させることができる。すなわち、実施の形態３のＭＲＡＭのメモリ素子はスイッチング電流Ｉｓｗの製造時のバラツキを意図的に増加方向にシフトさせるができるため、製造プロセスのバラツキによるスイッチング電流Ｉｓｗの低減化を抑制することができる効果を奏する。
図５３はこの発明の実施の形態３であるＭＲＡＭの第１のメモリセル構成の第２の態様の平面概略構造を示す説明図である。図５４は図５３のＦ−Ｆ断面を示す断面図である。
これらの図に示すように、平面形状が横長の矩形状の下部電極ＥＢ１の右側寄りに平面形状が縦長の楕円形状のＭＴＪ素子ＭＤ１が形成される。ＭＴＪ素子ＭＤ１は図５４に示すように、磁性膜ＦＭ１及び上部電極ＥＴ１の積層構造により形成される。
そして、ＭＴＪ素子ＭＤ１上を覆って平面形状が下部電極ＥＢ１と同一形状のＭＴＪ上絶縁膜６１が形成される。さらに、ＭＴＪ上絶縁膜６１上に引張ストレス絶縁膜材料で構成される引張ストレス層間絶縁膜５５ｐが形成される。引張ストレス層間絶縁膜５５ｐはＭＴＪ素子ＭＤ１及び下部電極ＥＢ１を含む全面に形成され、その膜厚はＭＴＪ素子ＭＤ１の膜厚を超える膜厚で形成される。一方、ＭＴＪ上絶縁膜６１は圧縮ストレス絶縁膜にも引張ストレス絶縁膜にも該当しない一般的な絶縁膜である。
図５５は実施の形態３の第１のメモリセル構成における第２の態様の引張ストレス印加状況を示す説明図である。同図に示すように、引張ストレス層間絶縁膜５５ｐは全面にＭＴＪ素子ＭＤ１の膜厚より十分厚い膜厚で形成されるため、引張ストレス層間絶縁膜５５ｐは引張ストレスＳＰ５を均等にＭＴＪ素子ＭＤ１に与える。このように、ＭＴＪ素子ＭＤ１は、その長辺方向及び短辺方向にほぼ均等に引張ストレスＳＰ５を受ける。
このように、第２の態様では、ＭＴＪ素子ＭＤ１の平面形状の長辺部分の方が広範囲に引張ストレスＳＰ５を受ける分、長辺方向に引張ひずみが生じる（以下、このひずみを「引張方向ひずみ」と称する場合あり）。
したがって、実施の形態３のＭＲＡＭの第１のメモリセル構成において、第２の態様を採用することにより、スイッチング電流Ｉｓｗを意図的に減少させることができる。すなわち、実施の形態３のＭＲＡＭのメモリ素子はスイッチング電流Ｉｓｗの製造時のバラツキを意図的に減少方向にシフトさせるができるため、製造プロセスのバラツキによるスイッチング電流Ｉｓｗの増加を抑制することができる効果を奏する。
さらに、実施の形態３のＭＲＡＭでは、圧縮ストレス層間絶縁膜５５ｃあるいは引張ストレス層間絶縁膜５５ｐにより圧縮ストレスあるいは引張ストレスをＭＴＪ素子ＭＤ１に与えているため、下部電極ＥＢ１及びＭＴＪ上絶縁膜６１の平面形状に関係なく、ＭＴＪ素子ＭＤ１の平面形状のみによって、スイッチング電流Ｉｓｗの増加／減少を決定することができる効果を奏する。
（製造方法）
図５６は実施の形態３のＭＲＡＭにおける第１のメモリセル構成の第１の態様の製造方法の一部を示す断面図である。なお、図５６は図５３のＥ−Ｅ断面に相当する。
まず、実施の形態１と同様、図９〜図２５で説明した工程と同様な工程を経る。ただし、実施の形態３では、ＭＴＪ上絶縁膜３３の形成時に、圧縮ストレス絶縁膜にも引張ストレス絶縁膜にも該当しないＭＴＪ上絶縁膜６１を形成する点が異なる。
その後、図５６に示すように、圧縮ストレス層間絶縁膜５５ｃを全面に形成する。以降、実施の形態１と同様、図２７及び図２８で示した工程を経て実施の形態３の第１のメモリセル構成の第１の態様のＭＲＡＭが完成する。
なお、第２の態様も、圧縮ストレス層間絶縁膜５５ｃを引張ストレス層間絶縁膜５５ｐに置き換える点を除き、同様に形成することができる。
（その他）
なお、実施の形態３では、ＭＴＪ上絶縁膜６１を介して層間絶縁膜５５（５５ｃ，５５ｐ）を形成したが、ＭＴＪ上絶縁膜６１を形成することなく、ＭＴＪ素子ＭＤ１の表面及び側面上に直接、層間絶縁膜５５を形成しても同様な効果を奏する。
なお、実施の形態３では、第１のメモリセルを例に挙げたが、図４〜図６で示した第２のメモリセル構成（ＳＴＴ−ＲＡＭ）においても、同様に第１の態様及び第２の態様を採用することにより、第１のメモリセル構成の場合と同様な効果を奏する。
さらに、実施の形態３では、実施の形態１のメモリセル構成に対して圧縮ストレス層間絶縁膜５５ｃ及び引張ストレス層間絶縁膜５５ｐを形成する例を示したが、同様にして、実施の形態２の第１及び第２のメモリセル構成に対して圧縮ストレス層間絶縁膜５５ｃ及び引張ストレス層間絶縁膜５５ｐを形成することにより、実施の形態２と同様な効果を奏する。
＜ストレス絶縁膜の詳細＞
実施の形態１〜実施の形態３において形成されたＭＴＪ上絶縁膜３３（５１〜５４）や層間絶縁膜５５（５５ｃ，５５ｐ）に相当するストレス絶縁膜の詳細について説明する。
ストレス絶縁膜は、プラズマＣＶＤ法を用いてプラズマ窒化膜やプラズマ酸化膜として形成する。ただし、後述するように、通常のプラズマＣＶＤ法でなく、圧縮ストレス及び引張ストレスを印加すべく特別な成膜条件でプラズマ窒化膜やプラズマ酸化膜を形成する必要がある。
プラズマ窒化膜は酸化抑制機能を有する点で優れている。また、プラズマ酸化膜はプラズマ窒化膜より誘電率が低いため、配線間容量の低減化を図れる点で優れている。
以下、所望の圧縮ストレスあるいは引張ストレスを得るためのプラズマ窒化膜の特別な成膜条件について例を挙げて説明する。なお、ＳｉＨ4、ＮＨ3、Ｎ2，Ｈｅ等はプラズマＣＶＤ装置内における供給ガスを意味する。
（第１の例：超高圧縮ストレス窒化膜 (-1.2Gpa)）
ＳｉＨ4：１０〜1００ｓｃｃｍ、
ＮＨ3：１０〜５００ｓｃｃｍ、
Ｎ2：１０００〜２００００ｓｃｃｍ、
圧力：１〜１０Torr、
温度：２００〜３００℃、
ＲＦパワー：１０〜１００Ｗ/１０〜１００Ｗ （２周波ＲＦパワー）。
（第２の例：超高圧縮ストレス窒化膜（w/o ＮＨ3 (-1.1Gpa)））
ＳｉＨ4：１０〜１００ｓｃｃｍ、
Ｈｅ：１０００〜２００００ｓｃｃｍ、
Ｎ2：２０００〜１００００ｓｃｃｍ、
圧力：１〜１０Torr、
温度：２００〜３００℃、
ＲＦパワー：１０〜１０００Ｗ。
（第３の例：高圧縮ストレス窒化膜 (-0.3Gpa)）
ＳｉＨ4：１０〜５００ｓｃｃｍ、
ＮＨ3：１０〜２０００ｓｃｃｍ、
Ｎ2：２０００〜１００００ｓｃｃｍ、
圧力：１〜１０Torr、
温度：２００〜３００℃、
ＲＦパワー：１０〜１０００Ｗ。
（第４の例：高引張ストレス絶縁膜 (0.3Gpa)）
ＳｉＨ4：１０〜１００ｓｃｃｍ、
ＮＨ3：１０〜５００ｓｃｃｍ、
Ｎ2：１０００〜２００００ｓｃｃｍ、
圧力：１〜１０Torr、
温度：２００〜３００℃、
ＲＦパワー：１０〜１００Ｗ。
以上、第１の例〜第３の例による特別な成膜条件により、−０．３Ｇｐａ〜１．２以下Ｇｐａの圧縮ストレス（「−」が圧縮ストレスを意）のプラズマ窒化膜が得られ、第４の例による特別な成膜条件により、０．３Ｇｐａの引張ストレスが得られた。
一般に配線層間に用いられるプラズマ窒化膜によるストレスは圧縮ストレスで−０．２Ｇｐａ〜−０．３Ｇｐａの間にあり、−０．３Ｇｐａには達しない。したがって、圧縮ストレスを有するストレス絶縁膜としては、上述した第１〜第３の例のように、配線層間に一般的に用いられる窒化膜より大きい圧縮ストレスを有する、すなわち、絶対値が０．３Ｇｐａ以上の圧縮ストレス絶縁膜が望まれる。
一方、配線層間に用いられるプラズマ窒化膜として引張ストレスを有する窒化膜は用いられていない。なぜなら、引張ストレスを有する窒化膜は剥がれやすく厚膜化できないからである。したがって、“０”でない引張ストレスを有する引張ストレス絶縁膜であれば、この発明に適用可能である。しかし、実効的な引張ストレスとしては圧縮ストレス同様、絶対値が０．３Ｇｐａ以上の引張ストレス絶縁膜が望まれる。
１Ｇｐａの圧縮ストレス絶縁膜を厚さ２００ｎｍのＳｉ基板上に堆積した際に、ウエハが７０μｍ反るというデータがある。このデータから見積もると、今回示しているデータのＭＴＪ素子の平面形状(楕円：0.24um（短辺）×0.44um（長辺））では、１Ｇｐａの圧縮ストレスでスイッチング電流Ｉｓｗの変化率は１％程度の必要最小限の効果を発揮することができるが推測される。
図５７は実施の形態２の第１のメモリセル構成であるＭＴＪ素子ＭＤ３のアスペクト（短辺（短軸長）×長辺（長軸長））とΔＩｓｗとの関係を示すグラフである。同図において、実線は（楕円：0.24um（短辺）×0.44um（長辺））のＭＴＪ素子ＭＤ３、破線は、（楕円：0.24um×0.52um）のＭＴＪ素子ＭＤ３のひずみとΔＩｓｗとの関係を示している（寸法が短辺0.6um以下、長辺1um以下のMTJ素子において）。
同図に示すように、ＭＴＪ素子ＭＤ３のアスペクトを大きくとると、ひずみに対するスイッチング電流Ｉｓｗの変化率（傾き）が大きく（約２倍）なることがわかる。
このように、ＭＴＪ素子自体の平面形状（楕円のような対称形状だけでなく非対称なMTJ形状においても）や寸法により、ストレス絶縁膜のストレス印加によるスイッチング電流変化率ΔＩｓｗの増減効果は異なる。また、ストレス絶縁膜の膜厚を厚くすれば応力（ひずみと正の相関有り）が大きくなるためその効果も大きくなると予想される。
上述したように、単純に、圧縮（引張）ストレスの大きさだけでは、本願発明のスイッチング電流変化率ΔＩｓｗの増減効果の度合を決定することはできない。したがって、本願発明の効果を発揮するためには、ＭＴＪ素子の形状、寸法、ストレス絶縁膜自体の膜厚等を加味して、ＭＴＪ素子のスイッチング電流の変化量ΔＩｓｗに実効的な影響を与える圧縮ストレス及び引張ストレスを有するストレス絶縁膜を形成することが望ましい。
上記の考察結果から、圧縮ストレス絶縁膜としては、少なくとも、絶対値が０．３Ｇｐａ以上の高圧縮ストレス絶縁膜が望ましく、より好ましくは、絶対値が１．０Ｇｐａ以上の高圧縮ストレス絶縁膜が望ましい。
一方、引張ストレス絶縁膜としては、“０”以上であれば理論的には本発明に適用可能である。しかし、実用レベルでは、絶対値が０．３Ｇｐａ以上の高引張ストレス絶縁膜が望ましく、より好ましくは、絶対値が１．０Ｇｐａ以上の高引張ストレス絶縁膜が望ましい。
このように、実施の形態１〜実施の形態３のＭＲＡＭの第１及び第２のメモリセル構成における第１の態様は、ＭＴＪ素子のスイッチング電流の増減に実効的な影響を与えるレベルの圧縮ストレスを印加する圧縮ストレス絶縁膜（５１ｃ〜５５ｃ，５２ｐ〜５５ｐ）を形成することを特徴としている。
その結果、圧縮ストレス絶縁膜を形成することにより、スイッチング電流Ｉｓｗを増加方向あるいは減少方向に意図的にシフトさせることができ、製造プロセス時に生じるスイッチング電流Ｉｓｗの減少方向あるいは増加方向のバラツキを効果的抑制することができる効果を奏する。
一方、実施の形態１〜実施の形態３のＭＲＡＭの第１及び第２のメモリセル構成における第２の態様は、引張ストレスを印加する引張ストレス絶縁膜を形成することを特徴としている。上記引張ストレスはＭＴＪ素子のスイッチング電流の増減に実効的な影響を与えるレベルが望ましい。
その結果、引張ストレス絶縁膜を形成することにより、スイッチング電流Ｉｓｗを増加方向あるいは減少方向に意図的にシフトさせることができ、製造プロセス時に生じるスイッチング電流Ｉｓｗの減少方向あるいは増加方向のバラツキを効果的に抑制することができる効果を奏する。
なお、圧縮ストレス絶縁膜及び引張ストレス絶縁膜のいずれを用いてもＭＴＪ素子の抵抗値が影響を受けることはない。
＜その他＞
実施の形態１〜実施の形態３では、圧縮ストレスあるいは引張ストレスを印加するＭＴＪ上絶縁膜３３や圧縮ストレス層間絶縁膜５５ｃ等の絶縁膜を形成してＭＴＪ素子にストレスを印加する方法を説明したが、その他にもアセンブリ時にチップをひずませる(モールド時のストレス印加や、チップを反らして固定するなどして一軸性のひずみを印加する)の方法でも同様の効果を得ることができる。
この発明の実施の形態１であるのＭＲＡＭの第１のメモリセル構成の平面概略構造を示す説明図である。 実施の形態１の第１のメモリセル構成における第１の態様の平面概略構造を示す説明図である。 実施の形態１の第１のメモリセル構成における第２の態様の平面概略構造を示す説明図である。 この発明の実施の形態１であるのＭＲＡＭの第２のメモリセル構成（ＳＴＴ−ＲＡＭ）の平面概略構造を示す説明図である。 実施の形態１の第２のメモリセル構成における第１の態様の平面概略構造を示す説明図である。 実施の形態１の第２のメモリセル構成における第２の態様の平面概略構造を示す説明図である。 実施の形態１のＭＲＡＭにおけるＭＴＪ素子の短辺方向に印加されるひずみとスイッチング電流との増減との関係を示すグラフである。 実施の形態１の第１のメモリセル構成における平面構造を示す平面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１のＭＲＡＭにおける第１のメモリセル構成の製造方法を示す断面図である。 実施の形態１の第２のメモリセル構成における平面構造を示す平面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 実施の形態１のＭＲＡＭにおける第２のメモリセル構成の製造方法の一部を示す断面図である。 この発明の実施の形態２であるのＭＲＡＭの第１のメモリセル構成の平面概略構造を示す説明図である。 実施の形態２の第１のメモリセル構成における第１の態様の平面概略構造を示す説明図である。 実施の形態２の第１のメモリセル構成における第２の態様の平面概略構造を示す説明図である。 この発明の実施の形態２であるのＭＲＡＭの第２のメモリセル構成の平面概略構造を示す説明図である。 実施の形態２の第２のメモリセル構成における第１の態様の平面概略構造を示す説明図である。 実施の形態２の第２のメモリセル構成における第２の態様の平面概略構造を示す説明図である。 実施の形態２のＭＲＡＭにおけるＭＴＪ素子の長辺方向に印加されるひずみとスイッチング電流の増減との関係を示すグラフである。 実施の形態２の第１のメモリセル構成における平面構造を示す平面図である。 実施の形態２の第２のメモリセル構成における平面構造を示す平面図である。 この発明の実施の形態３であるＭＲＡＭの第１のメモリセル構成の第１の態様の平面概略構造を示す説明図である。 図５０のＥ−Ｅ断面を示す断面図である。 実施の形態３の第１のメモリセル構成における第１の態様の圧縮ストレス印加状況を示す説明図である。 この発明の実施の形態３であるのＭＲＡＭの第１のメモリセル構成の第２の態様の平面概略構造を示す説明図である。 図５３のＦ−Ｆ断面を示す断面図である。 実施の形態３の第１のメモリセル構成における第２の態様の引張ストレス印加状況を示す説明図である。 実施の形態３のＭＲＡＭにおける第１のメモリセル構成の第１の態様の製造方法の一部を示す断面図である。 ＭＴＪ素子のアスペクトとスイッチング電流の増減との関係を示すグラフである。 この発明の前提技術なる一般的なＭＲＡＭのメモリセル構成の平面概略構造を示す説明図である。 ＳＴＴ−ＲＡＭと呼ばれるＭＴＪ素子の平面概略構造を示す説明図である。 図５８で示した一般的なＭＴＪ素子の製造方法の一部を示す断面図である。 一般的なＭＴＪ素子の製造方法の一部を示す断面図である。 一般的なＭＴＪ素子の製造方法の一部を示す断面図である。 一般的なＭＴＪ素子の製造方法の一部を示す断面図である。 一般的なＭＴＪ素子の製造方法の一部を示す断面図である。
符号の説明
３０ 下部電極層、３１ ＭＴＪ用膜、３２ 上部電極層、３３，５１〜５４ ＭＴＪ上絶縁膜、３４，３８ レジストパターン、５１ｃ〜５４ｃ 圧縮ストレス絶縁膜、５１ｐ〜５４ｐ 引張ストレス絶縁膜、５５ｃ 圧縮ストレス層間絶縁膜、５５ｐ 引張ストレス層間絶縁膜、ＥＢ１〜ＥＢ４ 下部電極、ＥＴ１〜ＥＴ４ 上部電極、ＦＭ１〜ＦＭ４ 磁性膜、ＭＤ１〜ＭＤ４ ＭＴＪ素子。

Claims (19)

  1. 半導体基板の上方に形成された下部電極と、
    前記下部電極上の一部に形成された磁性膜及び上部電極からなるＭＴＪ素子と、
    前記ＭＴＪ素子の表面及び側面を覆って形成され、前記ＭＴＪ素子にストレス印加するストレス絶縁膜とを備え、
    前記ストレス絶縁膜は前記ＭＴＪ素子に対し、前記ＭＴＪ素子のスイッチング電流の増減に実効的な影響を与えるレベルの圧縮ストレスを印加する圧縮ストレス絶縁膜を含む、
    半導体装置。
  2. 半導体基板の上方に形成された下部電極と、
    前記下部電極上の一部に形成された磁性膜及び上部電極からなるＭＴＪ素子と、
    前記ＭＴＪ素子の表面及び側面を覆って形成され、前記ＭＴＪ素子にストレス印加するストレス絶縁膜とを備え、
    前記ストレス絶縁膜は前記ＭＴＪ素子に引っ張りストレスを印加する引張ストレス絶縁膜を含む、
    半導体装置。
  3. 請求項１あるいは請求項２に記載の半導体装置であって、
    前記ストレス絶縁膜が前記ＭＴＪ素子に印加するストレスの絶対値は０．３Ｇｐａ以上である、
    半導体装置。
  4. 請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
    前記ＭＴＪ素子は外部より受ける磁場によってその抵抗値が変化する第１種のＭＴＪ素子を含む、
    半導体装置。
  5. 請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
    前記ＭＴＪ素子は自身を流れる電流によってその抵抗値が変化する第２種のＭＴＪ素子を含む、
    半導体装置。
  6. 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
    前記ＭＴＪ素子は長辺と短辺との比が“１”を超える平面形状を有し、
    前記ストレス絶縁膜は前記ＭＴＪ素子の表面及び側面に直接形成されるＭＴＪ上絶縁膜を含み、前記ＭＴＪ上絶縁膜は長辺と短辺との比が“１”を超える平面形状を有し、前記ストレス絶縁膜の平面形状における長辺方向が前記ＭＴＪ素子の平面形状における短辺方向に一致する、
    半導体装置。
  7. 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
    前記ＭＴＪ素子は長辺と短辺との比が“１”を超える平面形状を有し、
    前記ストレス絶縁膜は前記ＭＴＪ素子の表面及び側面に直接形成されるＭＴＪ上絶縁膜を含み、前記ＭＴＪ上絶縁膜は長辺と短辺との比が“１”を超える平面形状を有し、前記ストレス絶縁膜の平面形状における長辺方向が前記ＭＴＪ素子の平面形状における長辺方向に一致する、
    半導体装置。
  8. 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
    前記ＭＴＪ素子は長辺と短辺との比が“１”を超える平面形状を有し、
    前記ストレス絶縁膜は前記ＭＴＪ素子を含む全面に前記ＭＴＪ素子の膜厚より厚い膜厚で形成されるストレス層間絶縁膜を含む、
    半導体装置。
  9. 請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ストレス絶縁膜はプラズマ酸化膜を含む、
    半導体装置。
  10. 請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ストレス絶縁膜はプラズマ窒化膜を含む、
    半導体装置。
  11. (a) 半導体基板上において下部電極を形成するステップと、
    (b) 前記下部電極上の一部に磁性膜及び上部電極からＭＴＪ素子を選択的に形成するステップと、
    (c) 前記ＭＴＪ素子の側面及び表面を少なくとも覆ってストレス絶縁膜を形成するステップと備え、
    前記ストレス絶縁膜は、前記ＭＴＪ素子のスイッチング電流の増減に実効的な影響を与えるレベルの圧縮ストレスを前記ＭＴＪ素子に印加する圧縮ストレス絶縁膜を含む、
    半導体装置の製造方法。
  12. (a) 半導体基板上において下部電極を形成するステップと、
    (b) 前記下部電極上の一部に磁性膜及び上部電極からＭＴＪ素子を選択的に形成するステップと、
    (c) 前記ＭＴＪ素子の側面及び表面を少なくとも覆ってストレス絶縁膜を形成するステップと備え、
    前記ストレス絶縁膜は前記ＭＴＪ素子に引っ張りストレスを印加する引張ストレス絶縁膜を含む、
    半導体装置の製造方法。
  13. 請求項１１あるいは請求項１２記載の半導体装置の製造方法であって、
    前記ストレス絶縁膜が前記ＭＴＪ素子に印加するストレスの絶対値は０．３Ｇｐａ以上である、
    半導体装置の製造方法。
  14. 請求項１１ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ＭＴＪ素子は長辺と短辺との比が“１”を超える平面形状を有し、
    前記ストレス絶縁膜は前記ＭＴＪ素子の表面及び側面に直接形成されるＭＴＪ上絶縁膜を含み、前記ＭＴＪ上絶縁膜は長辺と短辺との比が“１”を超える平面形状を有し、前記ストレス絶縁膜の平面形状における長辺方向が前記ＭＴＪ素子の平面形状における短辺方向に一致する、
    半導体装置の製造方法。
  15. 請求項１１ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ＭＴＪ素子は長辺と短辺との比が“１”を超える平面形状を有し、
    前記ストレス絶縁膜は前記ＭＴＪ素子の表面及び側面に直接形成されるＭＴＪ上絶縁膜を含み、前記ＭＴＪ上絶縁膜は長辺と短辺との比が“１”を超える平面形状を有し、前記ストレス絶縁膜の平面形状における長辺方向が前記ＭＴＪ素子の平面形状における長辺方向に一致する、
    半導体装置の製造方法。
  16. 請求項１４あるいは請求項１５記載の半導体装置の製造方法であって、
    前記ステップ(c) は、前記ＭＴＪ上絶縁膜及び前記下部電極を一つのマスクでパターニングするステップを含み、前記ステップ(c) 後の前記ＭＴＪ上絶縁膜及び前記下部電極は同一の平面形状を呈する、
    半導体装置の製造方法。
  17. 請求項１１ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ＭＴＪ素子は長辺と短辺との比が“１”を超える平面形状を有し、
    前記ストレス絶縁膜は前記ＭＴＪ素子を含む全面に前記ＭＴＪ素子の膜厚より厚い膜厚で形成されるストレス層間絶縁膜を含む、
    半導体装置の製造方法。
  18. 請求項１１ないし請求項１７のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ステップ(c) は、プラズマＣＶＤ法を用いて前記ストレス絶縁膜をプラズマ酸化膜として形成するステップを含む、
    半導体装置の製造方法。
  19. 請求項１１ないし請求項１７のうち、いずれか１項に記載の半導体装置の製造方法であって、
    前記ステップ(c) は、プラズマＣＶＤ法を用いて前記ストレス絶縁膜をプラズマ窒化膜として形成するステップを含む、
    半導体装置の製造方法。
JP2008034526A 2008-02-15 2008-02-15 半導体装置及び半導体装置の製造方法 Pending JP2009194210A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008034526A JP2009194210A (ja) 2008-02-15 2008-02-15 半導体装置及び半導体装置の製造方法
US12/358,840 US7932572B2 (en) 2008-02-15 2009-01-23 Semiconductor device having memory element with stress insulating film
US13/048,205 US8198691B2 (en) 2008-02-15 2011-03-15 Semiconductor device having memory element with stress insulating film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008034526A JP2009194210A (ja) 2008-02-15 2008-02-15 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009194210A true JP2009194210A (ja) 2009-08-27
JP2009194210A5 JP2009194210A5 (ja) 2011-01-20

Family

ID=40954312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008034526A Pending JP2009194210A (ja) 2008-02-15 2008-02-15 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7932572B2 (ja)
JP (1) JP2009194210A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524552B2 (en) 2011-02-01 2013-09-03 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
US8604573B2 (en) 2011-06-24 2013-12-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2013254981A (ja) * 2008-09-03 2013-12-19 Fuji Electric Co Ltd 磁気メモリ素子およびそれを用いる記憶装置
US8698241B2 (en) 2011-02-04 2014-04-15 Renesas Electronics Corporation Semiconductor device
US8866244B2 (en) 2011-02-04 2014-10-21 Renesas Electronics Corporation Semiconductor device
JP2014530487A (ja) * 2011-09-12 2014-11-17 クアルコム，インコーポレイテッド スピントランスファートルクスイッチングデバイスにおける歪みによるスイッチング電流の低減
US10311929B2 (en) 2015-06-10 2019-06-04 Toshiba Memory Corporation Resistance change memory

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946828B2 (en) * 2010-02-09 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having elevated structure and method of manufacturing the same
KR101168346B1 (ko) * 2010-07-21 2012-07-25 에스케이하이닉스 주식회사 반도체 메모리 및 그 제조방법
US9007818B2 (en) 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
US8923038B2 (en) 2012-06-19 2014-12-30 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9054030B2 (en) 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9379315B2 (en) 2013-03-12 2016-06-28 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, and memory systems
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9768377B2 (en) 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
US9735347B2 (en) 2015-09-02 2017-08-15 Kabushiki Kaisha Toshiba Magnetic memory device and method of manufacturing the same
CN108713261B (zh) * 2016-03-07 2023-06-02 英特尔公司 用于将自旋霍尔mtj器件嵌入逻辑处理器中的方法和所得到的结构
KR20190027582A (ko) * 2017-09-07 2019-03-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN118973271B (zh) * 2024-10-16 2025-03-25 青岛海存微电子有限公司 磁存储器及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086195A (ja) * 2004-09-14 2006-03-30 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
WO2006054588A1 (ja) * 2004-11-16 2006-05-26 Nec Corporation 磁気メモリ及び，その製造方法
JP2007180487A (ja) * 2005-12-02 2007-07-12 Sony Corp 記憶素子及びメモリ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6714444B2 (en) 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US7330339B2 (en) * 2003-07-25 2008-02-12 Hitachi Global Storage Technologies Netherlands B.V. Structure providing enhanced self-pinning for CPP GMR and tunnel valve heads
JP2006156608A (ja) 2004-11-29 2006-06-15 Hitachi Ltd 磁気メモリおよびその製造方法
JP5072012B2 (ja) 2005-11-14 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7723128B2 (en) * 2008-02-18 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ formed capping layer in MTJ devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086195A (ja) * 2004-09-14 2006-03-30 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
WO2006054588A1 (ja) * 2004-11-16 2006-05-26 Nec Corporation 磁気メモリ及び，その製造方法
JP2007180487A (ja) * 2005-12-02 2007-07-12 Sony Corp 記憶素子及びメモリ

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543508B2 (en) 2008-09-03 2017-01-10 Iii Holdings 3, Llc Magnetic memory element and storage device using the same
JP2013254981A (ja) * 2008-09-03 2013-12-19 Fuji Electric Co Ltd 磁気メモリ素子およびそれを用いる記憶装置
US9041049B2 (en) 2011-02-01 2015-05-26 Renesas Electronics Corporation Power JFET
US9543395B2 (en) 2011-02-01 2017-01-10 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
US8524552B2 (en) 2011-02-01 2013-09-03 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
US8866244B2 (en) 2011-02-04 2014-10-21 Renesas Electronics Corporation Semiconductor device
US8933511B2 (en) 2011-02-04 2015-01-13 Renesas Electronics Corporation Semiconductor device
US9129893B2 (en) 2011-02-04 2015-09-08 Renesas Electronics Corporation Semiconductor device
US9299794B2 (en) 2011-02-04 2016-03-29 Renesas Electronics Corporation Semiconductor device
US8698241B2 (en) 2011-02-04 2014-04-15 Renesas Electronics Corporation Semiconductor device
US9640654B2 (en) 2011-02-04 2017-05-02 Renesas Electronics Corporation Semiconductor device
US8604573B2 (en) 2011-06-24 2013-12-10 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014530487A (ja) * 2011-09-12 2014-11-17 クアルコム，インコーポレイテッド スピントランスファートルクスイッチングデバイスにおける歪みによるスイッチング電流の低減
US9070870B2 (en) 2011-09-12 2015-06-30 Qualcomm Incorporated Method of fabricating a magnetic tunnel junction (MTJ) device with reduced switching current
KR101679724B1 (ko) 2011-09-12 2016-11-25 퀄컴 인코포레이티드 스핀전달 토크 스위칭 디바이스들에서 스위칭 전류의 변형 유도 감소
US10311929B2 (en) 2015-06-10 2019-06-04 Toshiba Memory Corporation Resistance change memory

Also Published As

Publication number Publication date
US20090206425A1 (en) 2009-08-20
US20110163401A1 (en) 2011-07-07
US7932572B2 (en) 2011-04-26
US8198691B2 (en) 2012-06-12

Similar Documents

Publication Publication Date Title
JP2009194210A (ja) 半導体装置及び半導体装置の製造方法
CN100449788C (zh) 磁电阻式随机存取存储器件结构及其制造方法
CN101593764B (zh) 半导体器件及其制造方法
US8796042B2 (en) Method for forming magnetic tunnel junction structure and method for forming magnetic random access memory using the same
CN105845821B (zh) 工艺损害最小化的自对准磁阻式随机存取存储器(mram)结构
US8546151B2 (en) Method for manufacturing magnetic storage device and magnetic storage device
US12274180B2 (en) Semiconductor device and method for fabricating the same
JP5107128B2 (ja) 半導体装置の製造方法
US20110260271A1 (en) Semiconductor device and manufacturing method thereof
US20110101426A1 (en) Semiconductor device comprising replacement gate electrode structures with an enhanced diffusion barrier
US11283007B2 (en) Semiconductor device and method for fabricating the same
US20110101431A1 (en) Semiconductor device and method of manufacturing same
TW202002344A (zh) 具有改良密封環之ｍｒａｍ裝置及其製造方法
TWI904382B (zh) 一種製作半導體元件的方法
JP2006086322A (ja) 磁気抵抗記憶素子およびその製造方法
KR100685531B1 (ko) 반도체 메모리 소자의 금속 배선 형성 방법
TW202443922A (zh) 半導體元件及其製造方法
CN121368334A (zh) 磁阻式随机存取存储器元件及其制作方法
JP2009105340A (ja) 半導体装置、及び半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101130

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130402

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130723