TWI569378B - 記憶體架構及其製造方法 - Google Patents
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Description
本發明是有關於高密度之記憶體裝置，且特別是有關於於其中配置多個平面之記憶體單元以提供一種三維(3D)陣列之記憶體裝置。
因為積體電路中之裝置之臨界尺寸縮小至共同的記憶體單元技術之限制，所以設計者一直在尋找用以堆疊多個平面之記憶體單元，以達到每位元更大的儲存容量，並達到較低的成本之技術。
第1圖係為使用一種垂直閘極結構之三維(3D)積體電路裝置之一實施例之立體圖。第1圖所顯示之裝置100包括與在一積體電路基板上方沿著Z-方向之絕緣條交替之導電條的複數個堆疊。
在第1圖所顯示之範例中，一多層陣列係形成於一絕緣層上方，並包括一導電材料之複數個結構，例如複數條字元線125-1至125-N，此些結構正交地配置在複數個堆疊上面並與此些堆疊共形。多個平面中之此些導電條堆疊中的導電條(例如
112、113、114及115)可包括供記憶體元件用之數個通道，而此複數個結構中之結構(例如125-1至125-N)可被配置成包括供記憶體元件用之垂直閘極之數條字元線及串列選擇線。相同平面中的導電條係藉由連結元件之一堆疊(例如102B、103B、104B及105B)而電性耦接在一起。
一種包括連結元件112A、113A、114A及115A之一堆疊之接觸結構，係終止於此些導電條，例如複數個堆疊中之導電條112、113、114及115。如圖所示，這些連結元件112A、113A、114A及115A係電性連接至不同的位元線，以供連接至解碼電路，用於選擇在此陣列之內的數個平面。這些連結元件112A、113A、114A及115A可以於定義此複數個堆疊的同時被圖案化。
此堆疊之連結元件(例如102B、103B、104B及105B)係沿著Z-方向之絕緣層(未繪示)隔開，並終止於導電條，例如導電條102、103、104及105。絕緣層可包括如關於在沿著Z-方向之導電條之間的絕緣條所描述之絕緣材料。在此堆疊之連結元件(例如102B、103B、104B及105B)中之複數個層間連接器(例如172、173、174及175)，係從一連接器表面延伸至各個連結元件。連接器表面之頂端上的圖案化的導線可連接至各個層間連接器。如圖所繪示，層間連接器172、173、174、175將連結元件102B、103B、104B及105B予以電性連接至圖案化的導線中的不同的位元線，例如一金屬層ML3，以供連接至解碼電路，用於選
擇在此陣列之內的數個平面。此堆疊之連結元件102B、103B、104B及105B可以於定義此複數個堆疊的同時被圖案化。
任何既定堆疊之導電條不是耦接至此堆疊之連結元件112A、113A、114A及115A，就是耦接至此堆疊之連結元件102B、103B、104B及105B，而非同時耦接至兩者。此堆疊之導電條112、113、114及115係藉由此堆疊之連結元件112A、113A、114A及115A而終止於一端，通過串列選擇線(SSL)閘極結構119、接地選擇線(GSL)126、字元線125-1至125-N、接地選擇線(GSL)127，並藉由源極線128而終止於另一端。此堆疊之導電條112、113、114及115並未到達此堆疊之連結元件102B、103B、104B及105B。
此堆疊之導電條102、103、104及105係藉由此堆疊之連結元件102B、103B、104B及105B而終止於一端，通過SSL閘極結構109、接地選擇線(GSL)127、字元線125-N至125-1、接地選擇線(GSL)126，並藉由一源極線而終止於另一端(圖式中被其他元件所遮蔽而未繪示出)。此堆疊之導電條102、103、104及105並未到達此堆疊之連結元件112A、113A、114A及115A。
一記憶體層係於在此複數個堆疊之導電條中之導電條112-115及102-105之表面與一導電材料之複數個結構(例如複數條字元線125-1至125-N)之間的交點處，而被配置在數個界面區域中。特別是，記憶體層係形成於此複數個堆疊中之導電條
之側表面上。記憶體元件係於在複數個堆疊之側表面及複數條字元線之間的交點處，而被配置在數個界面區域中。接地選擇線(GSL)126及127係與類似於字元線之複數個堆疊共形。
每個堆疊之導電條係藉由連結元件而終止於一端，並藉由一源極線而終止於另一端。舉例而言，此堆疊之導電條112、113、114及115係藉由連結元件112A、113A、114A及115A而終止於一端，並藉由一源極線128而在另一端上終止。於此圖之近端，每隔一個堆疊之導電條係藉由連結元件102B、103B、104B及105B而終止，而每隔一個堆疊之導電條係藉由一分離源極線而終止。於此圖之遠端，每隔一個堆疊之導電條係藉由連結元件112A、113A、114A及115A而終止，而每隔一個堆疊之導電條係藉由一分離源極線而終止。
位元線及串列選擇閘極結構係形成於金屬層ML1、ML2及ML3。位元線係耦接至一平面解碼器(未繪示)。串列選擇閘極結構係耦接至一串列選擇線解碼器(未繪示)。
接地選擇線(GSL)126及127可在定義字元線125-1至125-N之相同的步驟期間被圖案化。接地選擇裝置係形成於在複數個堆疊之表面與接地選擇線(GSL)126及127之間的交點處。SSL閘極結構119及109可在定義字元線125-1至125-N之相同的步驟期間被圖案化。串列選擇裝置係形成於在複數個堆疊之表面與SSL閘極結構119及109之間的交點處。這些裝置係耦接至解碼電路，用於選擇在此陣列中之特定堆疊之內的串列。
在第1圖之記憶體裝置中，隔開相鄰之堆疊之導電條之溝槽具有相同的寬度。使在相鄰之堆疊之導電條之間的距離變窄而可增加記憶體密度。然而，使在相鄰之堆疊之導電條之間的距離更進一步變窄，增加了兩個堆疊之記憶體材料以及閘極材料之品質形成的困難度。吾人將期望藉由使在相鄰之堆疊之導電條之間的溝槽變窄，來增加記憶體裝置之記憶體密度，而不需要折衷記憶體材料與形成於溝槽內側之閘極材料之品質。
本技術之一個實施樣態係為一種記憶體結構之製造方法，包括：於一基板上方形成與複數個絕緣層交替之一半導體材料之複數層；蝕刻此些半導體材料之複數層，以定義複數個第一溝槽以及複數個第二溝槽，複數個第一溝槽及複數個第二溝槽定義半導體材料之條之複數個堆疊，複數個第一溝槽與複數個第二溝槽係交插，複數個第一溝槽係比複數個第二溝槽寬；以及在複數個第一溝槽中而非在複數個第二溝槽中，形成非揮發性記憶體材料，非揮發性記憶體材料將資料儲存為非揮發性記憶體陣列中之數個非揮發性記憶體單元之一部分。
本技術之一個實施例更包括：以絕緣材料填補複數個第二溝槽，絕緣材料電性隔開複數個堆疊之相鄰堆疊。
本技術之一個實施例更包括：在複數個第一溝槽中形成導電閘極材料之複數個垂直行，此導電閘極材料之複數個垂直行為複數個第一溝槽之溝槽相對側的一第一側與一第二側上的複數個堆疊之堆疊之閘極。
在本技術之一個實施例中，形成複數個垂直行的步驟包括：在複數個第一溝槽中形成非揮發性記憶體材料之後，以導電閘極材料填補複數個第一溝槽；以及從複數個第一溝槽移除導電閘極材料之多餘部分以形成複數個垂直行。
本技術之一個實施例更包括：使複數條字元線正交地形成在複數個堆疊之條上面，複數條字元線與複數個垂直行電性耦接。
在本技術之一個實施例中，複數個第一溝槽具有一第一間距，複數個第二溝槽具有第一間距，以及包括複數個第一溝槽及複數個第二溝槽之結合的複數個溝槽係具有等於第一間距之一半之一第二間距。
本技術之一個實施樣態係為包括一垂直閘極非揮發性NAND陣列之一記憶體裝置。此陣列包括複數個垂直堆疊的NAND串之非揮發性記憶體單元、正交地配置在複數個垂直堆疊的NAND串上面之複數條字元線、以及電性耦接至複數條字元線之複數個垂直行之導電閘極材料。
複數個垂直堆疊的NAND串係具有垂直堆疊的半導體條，垂直堆疊的半導體條具有包括一第一側及一第二側之相反側。複數個垂直行中之垂直行係為垂直堆疊的半導體條之相反側之第一側及第二側之其中一側之閘極。各垂直行係為複數個垂直堆疊的NAND串中之相鄰堆疊之閘極。
在本技術之一個實施例中，複數個第一距離及複數個第二距離隔開複數個垂直堆疊的NAND串中之堆疊。在某些情況下，隔開堆疊之這些距離可能已藉由隨後在完成裝置中被填補之溝槽而被建立。複數個第一距離係與複數個第二距離交插。複數個第一距離係比複數個第二距離寬。
在本技術之一個實施例中，複數個第一距離而非複數個第二距離，係被非揮發性記憶體材料所佔據，非揮發性記憶體材料將資料儲存作為垂直閘極非揮發性NAND陣列中之非揮發性記憶體單元之一部分。於此，複數個第一距離係對應至複數個第一溝槽，此些溝槽係被非揮發性記憶體材料部分填補。
在本技術之一個實施例中，複數個第一距離而非複數個第二距離係被複數個垂直行所佔據，複數個垂直行係為複數個垂直堆疊的NAND串之閘極。在複數個第一距離對應至複數個第一溝槽之處，此些溝槽係被垂直行部分填補。
在本技術之一個實施例中，複數個第二距離係被電性隔開複數個堆疊之相鄰堆疊之絕緣材料所佔據。在複數個第二距離對應至複數個第二溝槽之處，此些溝槽係被垂直行部分填
補。
在本技術之一個實施例中，複數個垂直堆疊的NAND串中之相鄰堆疊包括相反方位之NAND串，此些相反方位包括一位元線至源極線之第一方位，以及與一源極線至位元線之第二方位。
在本技術之一個實施例中，垂直閘極NAND陣列具有位於(i)複數個垂直行以及(ii)複數個垂直堆疊的NAND串之垂直堆疊的半導體條之相交點之數個記憶體單元。
本技術之一個實施例更包括控制電路，控制電路對垂直閘極NAND陣列中之記憶體單元執行記憶體操作，由以下所區別：(i)垂直堆疊的半導體條中之一特定條層，(ii)沿著垂直堆疊的半導體條之一條之一特定位置，以及(iii)複數個垂直堆疊的NAND串中之一特定堆疊。
本技術之一個實施例更包括一第一側向堆疊之半導體條，連接至垂直堆疊的半導體條之第一端；以及一第二側向堆疊之半導體條，連接至垂直堆疊的半導體條之第二端。第一與第二端係位在垂直堆疊的半導體條之相對端上。
在本技術之一個實施例中，第一側向堆疊之半導體條係與垂直堆疊的半導體條之第二端斷開，而第二側向堆疊之半導體條係與垂直堆疊的半導體條之第一端斷開。
本技術之一個實施例更包括複數個第一位元線焊墊，位在複數條字元線與第一側向堆疊之半導體條及第二側向堆
疊之半導體條之其中一個之間。
本技術之一個實施例更包括控制電路，控制電路藉由施加一偏壓配置至此複數個第一位元線焊墊來區別其中一個垂直堆疊的半導體條中的數個記憶體單元。
本技術之又另一實施樣態係為一種記憶體結構之製造方法，包括：提供複數個垂直堆疊的NAND串之非揮發性記憶體單元，具有複數個垂直堆疊的半導體條，此些垂直堆疊的半導體條具有包括一第一側及一第二側之相反側；提供複數條字元線，正交地配置在此複數個垂直堆疊的NAND串，提供複數個垂直行之導電閘極材料，電性耦接至此複數條字元線，其中複數個垂直行中之垂直行係為垂直堆疊的半導體條之相反側之第一側及第二側之其中一側之閘極，且其中各垂直行係為複數個垂直堆疊的NAND串中之相鄰堆疊之閘極。
各種實施例可以是二維記憶體陣列或三維記憶體陣列。
本發明之其他實施樣態及優點可在檢閱圖式、詳細說明與隨後之申請專利範圍獲得理解。
1、3‧‧‧半導體材料條堆疊
4、8、22‧‧‧氧化物
5、7‧‧‧側向半導體條堆疊
6‧‧‧多晶矽
10、12‧‧‧源極線接點
14‧‧‧第一溝槽
15‧‧‧第一溝槽距離
16‧‧‧記憶體材料
18‧‧‧閘極材料
20‧‧‧第二溝槽
21‧‧‧第二溝槽距離
22‧‧‧氧化物
24、26‧‧‧串列選擇線(SSL)
28、30‧‧‧接地選擇線(GSL)
32‧‧‧字元線
34、36、38、40、42、44、46‧‧‧蝕刻
48、50‧‧‧串列選擇線(SSL)閘極/行
52、54‧‧‧接地選擇線(GSL)閘極/行
56‧‧‧字元線閘極/行
58、60‧‧‧串列選擇線(SSL)記憶體材料
62、64‧‧‧接地選擇線(GSL)記憶體材料
66‧‧‧字元線記憶體材料
100‧‧‧裝置
102、103、104、105及112、113、114、115‧‧‧導電條
102B、103B、104B、105B及112A、113A、114A、115A‧‧‧連結元件
109、119‧‧‧串列選擇線(SSL)閘極結構
125-1至125-N‧‧‧字元線
126、127‧‧‧接地選擇線(GSL)
128‧‧‧源極線
172、173、174、175‧‧‧層間連接器
958‧‧‧平面解碼器
959‧‧‧串列選擇線
960‧‧‧記憶體陣列
961‧‧‧列解碼器
962‧‧‧字元線
963‧‧‧行解碼器
964‧‧‧位元線
965‧‧‧匯流排
966、968‧‧‧區塊
967‧‧‧資料匯流排
969‧‧‧偏壓配置狀態機
971‧‧‧資料輸入線
972‧‧‧資料輸出線
974‧‧‧其他電路
975‧‧‧積體電路
ML1、ML2、ML3‧‧‧金屬層
第1圖係為三維記憶體結構之立體圖。
第2圖係為一種垂直閘極三維記憶體結構之上視圖，垂直閘極三維記憶體結構具有堆疊的NAND串之非揮發性記憶體單元，而堆疊的NAND串之非揮發性記憶體單元具有垂直堆疊的半導體條，藉以顯示從側向半導體條堆疊經由垂直堆疊的半導體條而到達源極線接點之電流流動之方向。
第3-16圖係為用以製造第2圖中之三維記憶體結構之一範例製造流程中的步驟。
第3及4圖分別為具有隔開不同層之半導體材料之氧化物之一疊半導體材料的側視圖及上視圖，其中數個源極線接點係形成通過半導體材料之堆疊之所有層。
第5及6圖分別為側視圖及上視圖，其中一第一組溝槽係形成與源極線接點鄰接，此些溝槽開口部之特徵在於第一溝槽距離。
第7及8圖分別為側視圖及上視圖，其中非揮發性記憶體材料係保形地形成在溝槽表面上面。
第9及10圖分別為側視圖及上視圖，其中導電閘極材料填補這些溝槽，藉以覆蓋這些溝槽中之非揮發性記憶體材料。
第11及12圖分別為側視圖及上視圖，其中形成一第二組溝槽以與第一組溝槽交錯，此些溝槽開口部之特徵在於第二溝槽距離比第一組溝槽之溝槽開口部之特徵的第一溝槽距離更狹小。
第13及14圖分別為側視圖及上視圖，其中第二組溝槽係以氧化物填補。
第15及16圖分別為側視圖及上視圖，其中位元線焊墊、字
元線以及接地選擇/串列選擇線係正交地形成在此些堆疊之半導體材料上面。
第17圖係為垂直閘極三維記憶體結構之上視圖，其中虛線表示電性耦接至字元線、串列選擇線、接地選擇線以及位元線焊墊之垂直行之閘極材料。
第18圖係為垂直閘極三維記憶體結構之上視圖，其中虛線表示對應於由字元線、串列選擇線、接地選擇線以及位元線焊墊所控制之記憶體單元之記憶體材料。
第19圖係為垂直閘極三維記憶體結構之上視圖，其中虛線表示對應於NAND串之通道之半導體材料條堆疊。
第20圖係為一種包括一垂直閘極三維記憶體結構之積體電路之示意圖，垂直閘極三維記憶體結構具有數個非揮發性記憶體單元之堆疊NAND串，堆疊NAND串具有數個垂直堆疊的半導體條。
以下參考這些圖式而提供數個實施例之詳細說明。
第2圖係為一垂直閘極三維記憶體結構之上視圖，垂直閘極三維記憶體結構具有堆疊的NAND串之非揮發性記憶體單元，而堆疊的NAND串之非揮發性記憶體單元具有垂直堆疊的半導體條，藉以顯示從側向半導體條堆疊經由垂直堆疊的半導體條而到達源極線接點之電流流動之方向。依據材料之導電性
型式及感測之型式，可使電流流動之方向相反。
半導體材料條堆疊1及3係為半導體材料條之堆疊，其可以是一偶數(例如二的乘冪)或另一個數目之條。在每個堆疊之內，半導體材料條與鄰近條彼此電性隔離之介電條交替。半導體材料條堆疊1是平行的，半導體材料條堆疊3是平行的，且半導體材料條堆疊1係平行於半導體材料條堆疊3。關於具有數個N型半導體條之實施例之典型的摻雜濃度可以在1018/cm3左右，其中可用的實施例可能在1017/cm3至1019/cm3之範圍內。N型半導體條之使用可能在無接面實施例中特別有利，用於改善沿著NAND串之導電性，並藉以允許較高的讀取電流。
字元線32包括正交配置在半導體材料條堆疊1及3上面之字元線。字元線32係彼此平行。雖然顯示3條字元線，但其他實施例可包括另一數目之字元線，例如偶數(可以是二的成冪)，或另一個數目之字元線。字元線係被安置在多條垂直行之閘極材料上面，並電性連接至此些垂直行之閘極材料，垂直行之閘極材料電性耦接半導體材料條堆疊1及3之所有層。一層之矽化物(例如矽化鎢、矽化鈷、矽化鈦)可覆蓋字元線32之上表面。
一種三維陣列之記憶體元件係被建立於在半導體材料條堆疊1及3之表面與垂直行之閘極材料之間的交點處。沿著半導體材料條堆疊1及3位於一特定地區(location)之記憶體元件，係藉由施加一組電壓至區別一條字元線與其他字元線之字元線32而被選擇。由於此些垂直行上下延伸於半導體材料條堆疊1
及3之側面之垂直方位，因此垂直行可稱為垂直閘極。
側向半導體條堆疊5及7亦是半導體材料條之堆疊，例如是位元線焊墊之堆疊。在每個堆疊之內，半導體材料條與鄰近條彼此電性隔離之介電條交替。相同的垂直位置係由側向半導體條堆疊5及7之層中的半導體材料條以及半導體材料條堆疊1及3之層中的半導體材料條所共用。側向半導體條堆疊5及7中之半導體材料條，以及安置在相同層中之半導體材料條堆疊1及3之層中的半導體材料條，係可被電性耦接在一起。
半導體材料條堆疊1及3具有相對的第一與第二端。關於半導體材料條堆疊1，第一端係電性耦接至側向半導體條堆疊5，並與側向半導體條堆疊7電性解耦。關於半導體材料條堆疊3，第一端係與側向半導體條堆疊5電性解耦，並電性耦接至側向半導體條堆疊7。
側向半導體條堆疊5及7可包括數個樓梯式接點，此些樓梯式接點選擇在半導體材料條堆疊1及3中之一特定階層之半導體材料，以供記憶體操作用。舉例而言，側向半導體條堆疊5及7可包括一樓梯式結構，樓梯式結構選擇半導體材料條堆疊1及3之一特定平面。樓梯式結構之一個實施例，可類似第1圖之連結元件112A、113A、114A及115A與連結元件102B、103B、104B及105B。其他實施例可改變連結元件之順序，並變更連結元件之形狀及組態。或者，側向半導體條堆疊5及7可電性連接在半導體材料條堆疊1及3與另一個結構之間，另一個結
構選擇一特定階層之半導體材料，以供記憶體操作用。
源極線接點10及12連接至半導體材料條堆疊1及3之所有層。電流流動方向係以虛線箭號表示。對半導體材料條堆疊1而言，電流在側向半導體條堆疊5與源極線接點12之間流動。對於半導體材料條堆疊3而言，電流在側向半導體條堆疊7與源極線接點10之間的流動。
串列選擇線(SSL)24及26係被安置在垂直行之閘極材料上面，並電性連接至此些垂直行之閘極材料，而垂直行之閘極材料電性耦接至半導體材料條堆疊1及3之所有層。垂直行之閘極材料係為閘極，以導通和不導通通道電晶體。半導體材料條堆疊1及3之特別的堆疊中之記憶體元件，係藉由將一組電壓施加至區別一個堆疊與其他堆疊的串列選擇線(SSL)24及26而選擇。串列選擇線(SSL)24允許或阻斷在側向半導體條堆疊5與源極線接點12之間流經半導體材料條堆疊1之電流。串列選擇線(SSL)26允許或阻斷在側向半導體條堆疊7與源極線接點10之間流經半導體材料條堆疊3之電流。
相鄰堆疊中的記憶體單元NAND串在一位元線端至源極線端方位及一源極線端至位元線端方位之間交替。具有這些方位之其中一個之堆疊係被包括在半導體材料條堆疊1中，而具有另一個方位之堆疊係被包括在半導體材料條堆疊3中。
接地選擇線(GSL)28及30係正交配置在半導體材料條堆疊1及3上面。接地選擇線(GSL)28及30係彼此平行且平
行於字元線32。接地選擇線(GSL)28及30係安置於垂直行之閘極材料上方，並電性連接至此些垂直行之閘極材料，此些垂直行之閘極材料係電性耦接至半導體材料條堆疊1及3之所有層。在接地選擇線(GSL)30或28最接近一特定條堆疊之共同源極線接點之數個實例中，接地選擇線(GSL)30或28係作為一接地選擇線。
在組合上，字元線信號、由位元線焊墊所接收之位元線信號以及由側向半導體條堆疊所接收之階層選擇信號，係足以確認三維記憶體陣列中之個別記憶體單元。
第3-16圖係為用以製造第2圖中之三維記憶體結構之示範製造流程中的步驟。
第3及4圖分別為具有隔開不同層之半導體材料之氧化物之一疊半導體材料的側視圖及上視圖，其中數個源極線接點係形成通過半導體材料之堆疊之所有層。
在第3圖中，數層之多晶矽6係與數層之氧化物8交替。多晶矽6可以是一種半導體材料，作為供記憶體電晶體用之一本體或通道。舉例而言，多晶矽6可以是P型或N型多晶矽、P型或N型矽，或另一種半導體材料。氧化物8可以是一電性絕緣體，使多晶矽6之鄰近層電性解耦。舉例而言，氧化物8可以是氧化矽、氮化矽，或另一種氧化物、另一種氮化物，或另一種絕緣體。第3圖之頂層係為一氧化物或其他電性絕緣體。在第3圖中，為了圖例之目的，氧化物4及氧化物8係以不同的圖案顯示，雖然這些材料可以是相同的(雖然這些材料可以是不同的)。
在其他例子中，氧化物4及氧化物8可使用一由聚甲基倍半氧矽烷(polymethylsilsesquioxane,P-MSQ)、SiLK、氟摻雜的氧化物、碳摻雜的氧化物、多孔性氧化物，以及旋塗式有機聚合物介電所構成之群組之一個或多個，於此氟摻雜的氧化物包括SiOF(氟矽玻璃)，而碳摻雜的氧化物包括SiOC(碳酸矽玻璃)、黑色鑽石、珊瑚以及aurora。這些層可利用各種方式來形成，包括本領域中可取得之低壓化學氣相沈積(LPCVD)製程。
在第4圖中，形成連接至半導體材料條堆疊1及3之所有層之源極線接點10及12。源極線接點10及12係為流經後來形成的半導體材料條堆疊之電流之兩端之其中一個。第4圖中之虛線表示第3圖之剖面側視圖在第4圖中之位置。
第5及6圖分別為側視圖及上視圖，其中一第一組溝槽係形成與源極線接點鄰接，此些溝槽開口部之特徵在於第一溝槽距離。
在第5圖中，第一溝槽14係在一平版印刷圖案化步驟中，從此表面被蝕刻通過到達氧化物8之底層。可藉由使用採用一碳硬性遮罩及反應性離子蝕刻之光刻式製程，來形成深的、高的深寬比溝槽。第一溝槽14於具有第一溝槽距離15之特徵之寬度之表面處具有開口部。相較形成於一不同步驟中的其他溝槽，第一溝槽距離15相當寬，用於容納非揮發性記憶體材料與閘極材料之後續的形成物。
第6圖顯示於具有第一溝槽距離15之特徵之寬度
之表面處具有開口部之第一溝槽14之對應的上視圖。第6圖中之虛線表示第5圖之剖面側視圖在第6圖中的位置。第一溝槽14係形成與源極線接點鄰接。第一溝槽14之頂端係與第一溝槽14之左側上的源極線接點鄰接。第一溝槽14之底端係與第一溝槽14之右側上的源極線接點鄰接。
第7及8圖分別為上視圖及俯視圖，其中非揮發性記憶體材料係保形地形成在溝槽表面上面。
在第7圖中，記憶體材料16係保形地形成在第一溝槽14之溝槽表面上面。因為第一溝槽距離15相當寬，所以簡化了記憶體材料形成物。第8圖顯示保形地形成在第一溝槽14之溝槽表面上面之記憶體材料16之對應的上視圖。第8圖中之虛線表示第7圖之剖面側視圖在第8圖中的位置。
記憶體材料16之某些實施例包括一介電電荷補捉結構。記憶體材料16之另一實施例係為一多層結構。一穿隧型介電層可以由氧化矽(O)所形成，一電荷儲存層可以由氮化矽(N)所形成，一阻擋介電層可以由氧化矽(O)所形成，而一閘極可包括多晶矽(S)之字元線或垂直行之閘極材料。
此層之記憶體材料可包括其他電荷儲存結構。舉例而言，可使用包括一介電穿隧層之一能隙工程的SONOS(BE-SONOS)電荷儲存結構，介電穿隧層包括一在零偏壓之下形成一倒「U」形價帶之複合材料。於一實施例中，複合穿隧型介電層包括一個被稱為一電洞穿隧層之第一層、一個被稱為
一能帶補償層之第二層以及一個被稱為一隔離層之第三層。於本實施例中之電洞穿隧層包括二氧化矽，位在半導體條之側表面上，此些半導體條之側表面係例如藉由一後沉積NO退火或藉由在沉積期間將NO添加至環境，利用可選擇的氮化反應的現場蒸汽動力(In-Situ Steam Generation,ISSG)所形成。第一層之二氧化矽之厚度係小於20Å，且較佳是15Å或更小。代表的實施例可以是10Å或12Å厚。
於本實施例中之能帶補償層包括氮化矽，氮化矽位於電洞穿隧層上，電洞穿隧層係例如使用低壓力化學氣相沈積(LPCVD)，於680℃下使用譬如二氯矽烷(DCS)及NH3前驅物所形成。在替代製程中，能帶補償層包括氮氧化矽，氮氧化矽是藉由使用一種具有N2O前驅物之類似製程所製成。氮化矽之能帶補償層厚度係小於30Å，且較佳是25Å或更小。
於本實施例中之隔離層包括二氧化矽，二氧化矽位於氮化矽的能帶補償層上，氮化矽的能帶補償層係利如使用LPCVD高溫氧化物(High Temperature Oxide,HTO)沉積所形成。二氧化矽之隔離層之厚度係小於35Å，且較佳是25Å或更小。這三層穿隧層產生一種倒U形的價帶能階。
位於第一位置之價帶能階係以使一個足以引發電洞穿隧通過在具有半導體本體之界面與第一位置之間的薄區域的電場，亦足以在第一位置之後將價帶能階提高至一位階，此位階有效消除第一位置之後，在複合穿隧型介電質中之電洞穿隧阻
障。這種結構在三層穿隧型介電層中建立一倒U形的價帶能階，並允許於高速下之電場輔助的電洞穿隧，同時在缺乏電場或以為了其他操作(例如讀取來自單元之資料或程式化鄰近的單元)之目的所感應生成的較小電場的形式存在的情況下，有效避免電荷洩漏通過複合穿隧型介電質。
在一代表裝置中，此層之記憶體材料包括一能隙工程複合穿隧型介電層，其包括厚度小於2奈米的一層二氧化矽、厚度小於3奈米的一層氮化矽，以及厚度小於4奈米的一層二氧化矽。於一實施例中，複合穿隧型介電層由一超薄氧化矽層O1(例如小於等於15Å)、一超薄氮化矽層N1(例如小於等於30Å)以及一超薄氧化矽層O2(例如小於等於35Å)所構成，其從具有半導體本體之界面偏移15Å或更小之處，產生大約2.6eV之價帶能階的增加。於一第二偏移(例如從此界面之大約30Å至45Å)處，O2層使N1層與電荷補捉層隔開了較低的價帶能階(較高的電洞穿隧阻障)及較高的傳導帶能階之一個區域。由於第二位置係位於一段距離此界面更大的距離，足以引發電洞穿隧之電場在第二位置之後，將價帶能階提高至一個有效消除電洞穿隧阻障的位階。因此，O2層並未大幅地阻礙電場輔助電洞穿隧，同時改善工程穿隧型介電質之能力，用以在低電場期間阻斷洩漏。
於本實施例中之一電荷補捉層之記憶體材料包括具有大於50Å之厚度之氮化矽，於本實施例中例如包括約70Å，其係例如藉由使用LPCVD所形成。可採用其他電荷補捉材料及
結構，包括例如氮氧化矽(SixOyNz)、富矽氮化物、富矽氧化物、包括嵌入式奈米微粒之捕捉層等等。
於本實施例中之記憶體材料之阻擋介電層包括具有大於50Å之厚度之一層二氧化矽，於本實施例中例如包括約90Å，其可藉由一濕式氧化爐製程而從氮化物濕式轉換所形成。其他實施例可藉由使用高溫氧化物(HTO)或LPCVD SiO2而實施。其他阻擋介電質可包括像氧化鋁之高-κ值材料。
在另一代表實施例中，電洞穿隧層可以是13Å之二氧化矽；能帶補償層可以是20Å之氮化矽；隔離層可以是25Å之二氧化矽；電荷補捉層可以是70Å之氮化矽；以及阻擋介電層可以是90Å厚之氧化矽。字元線之閘極材料或垂直行之閘極材料係為p+多晶矽(大約5.1eV之功函數)。
第9及10圖分別為側視圖及上視圖，其中導電閘極材料填補這些溝槽，藉以覆蓋這些溝槽中之非揮發性記憶體材料。
在第9圖中，閘極材料18係保形地形成在記憶體材料16上面，用於填補第一溝槽14。因為第一溝槽距離15相當寬，所以簡化了填補。
第10圖顯示保形地形成在記憶體材料16上面，用於填補第一溝槽14之閘極材料18之對應的上視圖。第10圖中之虛線表示第9圖之剖面側視圖在第10圖中的位置。
閘極材料可包括可被使用在半導體材料條堆疊1
及3中之半導體材料，或其他導電材料(例如金屬)。一垂直行之閘極材料可作為閘極，以供條狀的垂直行之閘極材料之兩側上的垂直堆疊的半導體條中之記憶體裝置用。
第11及12圖分別為側視圖及上視圖，其中形成一第二組溝槽以與第一組溝槽交錯，此些溝槽開口部之特徵在於第二溝槽距離比第一組溝槽之溝槽開口部之特徵的第一溝槽距離更狹小。
在第11圖中，第二溝槽20係在一平版印刷圖案化步驟中從此表面被蝕刻通過到達氧化物8之底層。可藉由使用採用一碳硬性遮罩及反應性離子蝕刻之光刻式製程，來形成深的、高的深寬比溝槽。第二溝槽20於具有第二溝槽距離21之特徵之寬度之表面處具有開口部。相較形成於不同步驟中的其他溝槽，第二溝槽距離21相當狹小，用於容納後續的氧化物之填補。第二溝槽距離21可以是相當狹小的，因為它們並不需要容納非揮發性記憶體材料與閘極材料之形成物。
第一溝槽14具有一第一間距(pitch)。第二溝槽20具有一第二間距。包括第一溝槽14及第二溝槽20之一結合組之溝槽，係具有等於第一間距之一半的第二間距。
第12圖顯示於具有第二溝槽距離21之特徵之寬度之表面處具有開口部之第二溝槽20之對應的上視圖。第12圖中之虛線表示第11圖之剖面側視圖在第12圖中的位置。第二溝槽20係形成與源極線接點鄰接。第二溝槽20之頂端係與第二溝
槽20之右側上的源極線接點鄰接。第二溝槽20之底端係與第二溝槽20之左側上的源極線接點鄰接。
第13及14圖分別為側視圖及上視圖，其中第二組溝槽係以氧化物填補。
在第13圖中，氧化物22填補第二溝槽20。第14圖顯示填補第二溝槽20之氧化物22之對應的上視圖。第14圖中之虛線表示第13圖之剖面側視圖在第14圖中之位置。氧化物22可以是一電性絕緣體，電性絕緣體使鄰近堆疊之半導體條電性解耦。舉例而言，氧化物22可以是氧化矽、氮化矽，或另一種氧化物、另一種氮化物，或另一種絕緣體。
第15及16圖分別為側視圖及上視圖，其中位元線焊墊、字元線以及接地選擇/串列選擇線係正交地形成在此些堆疊之半導體材料上面。
在第15圖中，串列選擇線(SSL)24係形成在閘極材料18上面。然後，傳送位元線信號之金屬線可被安排路線至串列選擇線(SSL)24。一條金屬線係在氧化物22上面被蝕刻，藉以留下離散的串列選擇線(SSL)24。雖然離散串列選擇線(SSL)24每個只控制一個半導體條堆疊，但因為離散串列選擇線(SSL)24可覆蓋兩個半導體條堆疊，所以蝕刻間距是相當大的。第16圖顯示形成在閘極材料18上面之串列選擇線(SSL)24之對應的上視圖。第16圖中之虛線表示第15圖之剖面側視圖在第16圖中之位置。第16圖亦顯示串列選擇線(SSL)26；接地選擇線(GSL)28
及接地選擇線(GSL)30；以及形成在閘極材料18上面之字元線32。
串列選擇線(SSL)24、26；接地選擇線(GSL)28及接地選擇線(GSL)30；以及字元線32亦可包括閘極材料，閘極材料可以是使用於半導體材料條堆疊1及3中之半導體材料，或其他導電材料(例如金屬)。
第16圖亦顯示蝕刻空間以電性隔開部分之記憶體陣列。蝕刻40及42使半導體材料條堆疊1及3與側向半導體條堆疊5或7電性隔開。因此，每個堆疊之半導體材料條堆疊1及3中的電流，係在側向半導體條堆疊5或7之其中一個以及源極線接點之其中一個之間流動。
蝕刻34、36及38電性隔開接地選擇線(GSL)28及接地選擇線(GSL)30之鄰近的線；以及字元線32。蝕刻34、36及38亦使閘極材料18與個別的長條狀垂直行電性隔開成為多個短垂直行。多個短垂直行係彼此電性隔離，以使多個短垂直行可以是電性離散閘極。
蝕刻44及46電性隔離此三維陣列成為多個單元，其可藉由不同組之信號而各別地被定址。
第17-19圖表示記憶體電晶體之不同部分，此些部分組合形成記憶體電晶體，此些記憶體電晶體係部分藉由覆蓋於串列選擇線(SSL)24及26、接地選擇線(GSL)28、接地選擇線(GSL)30以及字元線32上而被遮蔽。不同部分組合形成記憶體
電晶體。
第17圖係為垂直閘極三維記憶體結構之上視圖，其中虛線表示電性耦接至字元線、串列選擇線、接地選擇線以及位元線焊墊之垂直行之閘極材料。垂直行之閘極材料係為供記憶體電晶體用之單一側閘極。串列選擇線(SSL)閘極/行48及50係為供由串列選擇線(SSL)24及26所控制之電晶體用之單一側閘極。接地選擇線(GSL)閘極/行52係為供由接地選擇線(GSL)28所控制之電晶體用之單一側閘極。接地選擇線(GSL)閘極/行54係為供由接地選擇線(GSL)30所控制之電晶體用之單一側閘極。字元線閘極/行56係為供由字元線32所控制之記憶體電晶體用之單一側閘極。
第18圖係為垂直閘極三維記憶體結構之上視圖，其中虛線表示對應於由字元線、串列選擇線、接地選擇線以及位元線焊墊所控制之記憶體單元之記憶體材料。記憶體材料係為供記憶體電晶體用之非揮發性記憶體元件。與未被字元線存取之通道電晶體相關的記憶體元件可不使用或移除，且可以非記憶體材料置換。串列選擇線(SSL)記憶體材料58及60具有供由串列選擇線(SSL)24及26所控制之電晶體用之非揮發性記憶體元件。接地選擇線(GSL)記憶體材料62具有供由接地選擇線(GSL)28所控制之電晶體用之非揮發性記憶體元件。接地選擇線(GSL)記憶體材料64具有供由接地選擇線(GSL)30所控制之電晶體用之非揮發性記憶體元件。字元線記憶體材料66具有供由字元線32所控制
之記憶體電晶體用之非揮發性記憶體元件。
第19圖係為垂直閘極三維記憶體結構之上視圖，其中虛線表示對應於NAND串之通道之半導體材料條堆疊。半導體材料條堆疊1係為供在側向半導體條堆疊5與源極線接點12之間的非揮發性記憶體單元之NAND串用之本體及通道。半導體材料條堆疊3係為供在側向半導體條堆疊7與源極線接點10之間的非揮發性記憶體單元之NAND串用的本體及通道。
第20圖係為一種包括一垂直閘極三維記憶體結構之積體電路之示意圖，垂直閘極三維記憶體結構具有數個非揮發性記憶體單元之堆疊NAND串，其具有數個垂直堆疊的半導體條。
積體電路975包括一個如本文所說明而實施之三維NAND快閃記憶體陣列960，位在一個半導體基板上，而以數個單一閘極電晶體以及不同組之距離隔開鄰近堆疊之半導體材料條。一列解碼器961係耦接至複數條字元線962，並沿著記憶體陣列960中之列而配置。一行解碼器963係耦接至沿著對應於記憶體陣列960中之堆疊之行而配置之複數條位元線964，用於讀取並程式化來自記憶體陣列960中之記憶體單元之資料。一平面解碼器958係經由數條串列選擇線959耦接至記憶體陣列960中之複數個平面。位址係在匯流排965上被供應至行解碼器963、列解碼器961以及平面解碼器958。於此例子中，區塊966中之感測放大器及資料輸入結構，係經由資料匯流排967而耦接至行
解碼器963。資料係經由資料輸入線971而從積體電路975上之輸入/輸出埠，或從積體電路975內部或外部之其他資料源，被供應至區塊966中之資料輸入結構。在所顯示的實施例中，其他電路974係被包括在積體電路上，例如一通用處理器或特殊用途應用電路，或一提供被NAND快閃記憶體單元陣列所支援之系統單晶片功能之模組之組合。資料係經由資料輸出線972而從區塊966中之感測放大器，被供應至積體電路975上之輸入/輸出埠，或被供應至積體電路975內部或外部之其他資料目標。
於此例子中，藉由使用偏壓配置狀態機969而實施之一控制器，控制經由區塊968中之單一或數個電壓源所產生或提供之偏壓配置電源電壓之施加，例如讀取、抹除、編程、抹除確認以及編程確認電壓。控制器將信號傳送至平面解碼器958，平面解碼器958傳送一組電壓至串列選擇線959。
控制器可藉由使用如本領域已知的特殊用途邏輯電路系統而被實施。在替代實施例中，控制器包括一通用處理器，通用處理器可在相同的積體電路上被實施，積體電路執行一電腦程式以控制此裝置之操作。在又其他實施例中，特殊用途邏輯電路及一通用處理器之一組合，係可被利用於控制器之實行。
雖然本發明係參考上面所詳細的較佳實施例及例子而揭露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到熟習本項技藝者將輕易想到修改及組合，其修改及組合，將是落在本發明之精神以及以下申請專利範
圍之範疇之內。
1、3‧‧‧半導體材料條堆疊
5、7‧‧‧側向半導體條堆疊
10、12‧‧‧源極線接點
24、26‧‧‧串列選擇線(SSL)
28、30‧‧‧接地選擇線(GSL)
32‧‧‧字元線
Claims (15)
- 一種記憶體結構之製造方法，包括：於一基板上方形成與複數個絕緣層交替之一半導體材料之複數層；蝕刻該半導體材料之該些層，以定義複數個第一溝槽以及複數個第二溝槽，該些第一溝槽及該些第二溝槽定義該半導體材料之條之複數個堆疊，該些第一溝槽與該些第二溝槽係交插，該些第一溝槽係比該些第二溝槽寬；在該些第一溝槽中而非在該些第二溝槽中，形成一非揮發性記憶體材料，該非揮發性記憶體材料將資料儲存作為該記憶體結構中之複數個非揮發性記憶體單元之一部分；在該些第一溝槽中形成一導電閘極材料之複數個垂直行，該些垂直行係為該些第一溝槽之溝槽相對側的一第一側與一第二側上的該半導體材料之條之該些堆疊之閘極；以及使複數條字元線正交地形成在該半導體材料之條之該些堆疊上面，該些字元線與該些垂直行電性耦接。
- 如申請專利範圍第1項所述之方法，更包括：以一絕緣材料填補該些第二溝槽，該絕緣材料係電性隔開該些第二溝槽之溝槽相對側的一第一側與一第二側上之該半導體材料之條之該些堆疊。
- 如申請專利範圍第1項所述之方法，其中形成該些垂直行的步驟包括： 在該些第一溝槽中形成該非揮發性記憶體材料之後，以該導電閘極材料填補該些第一溝槽；以及從該些第一溝槽移除該導電閘極材料之多餘部分，以形成該些垂直行。
- 如申請專利範圍第1項所述之方法，其中各該第一溝槽具有一第一間距，各該第二溝槽具有一第二間距，而包括該些第一溝槽及該些第二溝槽之結合的複數個溝槽係各具有等於該第一間距之一半的該第二間距。
- 一種記憶體裝置，包括：一陣列，包括：複數半導體條之複數個堆疊，該些堆疊各具有包括一第一側及一第二側之一相對側，該些堆疊藉由各具有一第一寬度之複數個第一溝槽而與該第一側及該第二側其中一側上的相鄰堆疊隔開，並藉由各具有一第二寬度之複數個第二溝槽而與該相對側上之相鄰堆疊隔開，該第二寬度小於該第一寬度；一記憶體材料，在該些第一溝槽而非在該些第二溝槽的側壁上；複數條字元線，正交地配置在該些堆疊上面；以及一導電閘極材料之複數個垂直行，電性耦接至該些字元線；其中，位於該些垂直行和該些半導體條之間的相交點處之該些垂直行與該記憶體材料係設置在該些第一溝槽中而非 在該些第二溝槽中，且其中設置在該些第一溝槽中的該些垂直行係為該些堆疊中之相鄰堆疊的閘極，以沿著該些堆疊建立複數個記憶體單元。
- 如申請專利範圍第5項所述之記憶體裝置，其中該些第一溝槽中隔開相鄰堆疊的複數個距離係大於該些第二溝槽中隔開相鄰堆疊的複數個距離。
- 如申請專利範圍第6項所述之記憶體裝置，其中該些第二溝槽係被一絕緣材料所佔據，該絕緣材料電性隔開該些堆疊。
- 如申請專利範圍第5項所述之記憶體裝置，其中該些半導體條上的該些記憶體單元係被配置為複數個NAND串，且相鄰堆疊中之該些半導體條上的該些NAND串包括一相反方位之NAND串，該相反方位包括位元線至源極線之一第一方位，以及源極線至位元線之一第二方位。
- 如申請專利範圍第5項所述之記憶體裝置，其中該陣列包括一垂直閘極NAND陣列。
- 如申請專利範圍第5項所述之記憶體裝置，更包括：一控制電路，對該些記憶體單元執行複數個記憶體操作，由以下所區別：(i)該些半導體條之該些堆疊中之一特定條層，(ii)沿著該些半導體條之一條之一特定位置，以及(iii)該些堆疊中之一特定堆疊。
- 如申請專利範圍第5項所述之記憶體裝置，更包括： 一第一側向堆疊之半導體條，連接至該些半導體條之各該堆疊之一第一端；以及一第二側向堆疊之半導體條，連接至該些半導體條之各該堆疊之一第二端。
- 如申請專利範圍第11項所述之記憶體裝置，其中，該第一側向堆疊之半導體條係與該些半導體條之各該堆疊之該第二端斷開；以及該第二側向堆疊之半導體條係與該些半導體條之各該堆疊之該第一端斷開。
- 如申請專利範圍第11項所述之記憶體裝置，更包括：複數個第一位元線焊墊，位在該些字元線與該第一側向堆疊之半導體條及該第二側向堆疊之半導體條中之其中一者之間。
- 如申請專利範圍第13項所述之記憶體裝置，更包括：一控制電路，藉由施加一偏壓配置至該些第一位元線焊墊，來區別該些垂直堆疊的半導體條之其中一者中的複數個記憶體單元。
- 一種記憶體裝置，包括：複數個堆疊結構，具有複數個半導體條；該些堆疊結構彼此之間由複數個溝槽所隔開；該些溝槽包括複數個第一溝槽和複數個第二溝槽，該些第一溝槽和該些第二溝槽係交互排列； 該些第一溝槽包括導電材料，且該些第二溝槽係以絕緣材料所填補；以及一記憶體材料，共形地設置在該些第一溝槽中而非在該些第二溝槽中之該些堆疊結構的側壁上。
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