TWI568188B

TWI568188B - 用於對相互晶粒同步資料傳送之時脈同步的設備和方法

Info

Publication number: TWI568188B
Application number: TW104117959A
Authority: TW
Inventors: 李申國; 史蒂芬盧素
Original assignee: 英特爾股份有限公司
Priority date: 2014-07-09
Filing date: 2015-06-03
Publication date: 2017-01-21
Also published as: CN105322956B; US20190081630A1; CN105322956A; US10560104B2; US10128855B2; TW201605175A; US20160013799A1; US20170019112A1; US9413364B2

Description

用於對相互晶粒同步資料傳送之時脈同步的設備和方法

本發明係有關於用於對相互晶粒同步資料傳送之時脈同步的設備和方法。

能使用鎖相迴路(PLL)和具有延遲線的偏移補償器來減少在相同晶粒上的多個時脈域之間的時脈偏移。然而，為了減少大的時脈偏移(例如，在可能以小GHz頻率來操作之典型CPU時脈樹上的10多或100多微微秒的延遲不匹配)，偏移補償器本身能引進數百微微秒的延遲，其可能引進額外的時脈偏移變化和供應雜訊引起的抖動。

多晶片封裝(MCP)係用以合併在單一封裝上的多個晶粒。為了減少在多個晶粒之間的時脈偏移，可能使用非同步計時技術。這類技術依賴於如先進先出(FIFO)管線的管線。例如，可能在多個晶粒之間的連結之任一側上的時脈域上使用FIFO管線。然而，為了處理大的時脈偏移，使用了較深(即，較長)的FIFO管線深度，其增加延遲時間。延遲時間的增加減少處理器的整體效能。

使用延遲線為基之偏移補償器的延遲匹配技術、用於在單一晶粒上之偏移減少的技術並不適用於在MCP中使用，因為在不同晶粒上之多個時脈域的時脈分佈端的對準時脈邊緣係複雜的且也許是不可行的。上面針對MCP所論述之傳統時脈偏移補償的問題也可適用於三維(3D)積體電路(IC)堆疊晶粒。

100‧‧‧IC

101‧‧‧封裝

102‧‧‧第一晶粒

103‧‧‧第二晶粒

i1‧‧‧互連

i2‧‧‧互連

104‧‧‧PLL

105‧‧‧I/Q相位產生器

106‧‧‧第一PI

107‧‧‧第二PI

108‧‧‧控制邏輯

109‧‧‧延遲估計器

110‧‧‧相位偵測器

111‧‧‧時脈乘法器

T1‧‧‧時脈信號

112‧‧‧PLL

113‧‧‧時脈分佈網路

120‧‧‧IC

121‧‧‧封裝

123‧‧‧第二晶粒

124‧‧‧第三晶粒

i21‧‧‧互連

i22‧‧‧互連

1121‧‧‧乘法器

1122‧‧‧PLL

1123‧‧‧時脈分佈

200‧‧‧IC

201‧‧‧封裝

202‧‧‧第一晶粒

Td1‧‧‧傳播延遲

Td2‧‧‧傳播延遲

300‧‧‧延遲估計器

301‧‧‧除法器

302‧‧‧順序單元

303‧‧‧反向器

400‧‧‧時序圖

500‧‧‧延遲估計器

501‧‧‧取樣器

502‧‧‧取樣器

503‧‧‧反向器

504‧‧‧反向器

505‧‧‧XOR

600‧‧‧時序圖

700‧‧‧方法

701-709‧‧‧方塊

800‧‧‧堆疊晶粒

801‧‧‧封裝

802‧‧‧非核心晶粒

803‧‧‧核心晶粒

1600‧‧‧計算裝置

1610‧‧‧處理器

1690‧‧‧處理器

1620‧‧‧音頻子系統

1630‧‧‧顯示子系統

1632‧‧‧顯示介面

1640‧‧‧I/O控制器

1650‧‧‧電源管理

1660‧‧‧記憶體子系統

1670‧‧‧連接

1672‧‧‧蜂巢式連接

1674‧‧‧無線連接

1680‧‧‧周邊連線

將從下面提出的詳細說明及從本揭露之各種實施例的附圖來更充分地了解本揭露之實施例，然而，其不應被用來將本揭露限於特定實施例，而僅用於說明和了解。

第1A圖繪示根據本揭露之一些實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之具有多晶粒封裝的積體電路(IC)。

第1B圖繪示根據本揭露之一些實施例之具有用於跨多個晶粒對相互晶粒同步資料傳送之時脈同步的設備之具有多晶粒封裝的IC。

第2圖繪示根據本揭露之其他實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之具有多晶粒封裝的IC。

第3圖繪示根據本揭露之一些實施例之用於在第1圖之設備中使用的延遲估計器。

第4圖繪示根據本揭露之一些實施例之顯示第3圖之延遲估計器的操作之時序圖。

第5圖繪示根據本揭露之其他實施例之用於在第1圖之設備中使用的延遲估計器。

第6圖繪示根據本揭露之一些實施例之顯示第5圖之延遲估計器的操作之時序圖。

第7圖繪示根據本揭露之一些實施例之第5圖之延遲估計器的操作之方法。

第8圖繪示根據本揭露之一些實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之3D IC堆疊晶粒。

第9圖繪示根據本揭露之一些實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之智慧型裝置或電腦系統或SoC(系統晶片)。

【發明內容及實施方式】

一些實施例說明一種用於在MCP及/或3D IC堆疊晶粒中同步時脈信號之時脈邊緣的設備，其可能減少傳統上用於時脈同步之FIFO管線的深度或完全消除那些FIFO管線。在一些實施例中，用於同步時脈信號之時脈邊緣的設備係位於一個晶粒(而不是多個晶粒)上用於同步在此晶粒中之時脈邊緣和在其他晶粒中之時脈邊緣。在此，同步一般係指對準時脈信號的轉換邊緣。

在一些實施例中，用於同步時脈信號之時脈邊緣的設備包含一對互連(例如，矽通孔或相互晶粒互連)，其耦接第一晶粒與第二晶粒。在一些實施例中，這對互連具有匹配延遲。在本實施例中，這對互連之其中一者係用於前向路徑(即，從第一晶粒至第二晶粒的路徑)，而這對互連的另一者係用於反饋路徑(即，從第二晶粒返回第一晶粒的路徑)。在一些實施例中，前向路徑和反饋路徑實質上具有相同延遲，即，匹配延遲。

在一些實施例中，第一晶粒(例如，處理器晶粒)，其係設備的一部分，包括至少兩個相位內插器(PI)，使得其中一個PI的輸出係耦接至這對互連的其中一個互連。在一些實施例中，第一晶粒更包含一延遲估計器，耦接至這對互連。在一些實施例中，延遲估計器係用以估計或測量從這對互連之其中一者開始之第一晶粒至第二晶粒且經由這對互連的另一互連返回第一晶粒的傳播延遲。此估計或測量之延遲(在此也被稱為Est.Delay)係從第一晶粒至第二晶粒且返回第一晶粒的往返延遲。

在一些實施例中，設備更包含控制邏輯，用以根據估計或測量之傳播延遲來控制至少兩個PI(即，第一和第二PI)的相位延遲。在一些實施例中，在第二時脈信號完成其往返之後，控制邏輯將由第一PI所產生之第一時脈信號的邊緣與由第二PI所產生之第二時脈信號的邊緣對準(或反之亦然)。在上述一實施例中，時脈信號的時脈邊緣(其係至第一和第二PI的輸入)係與在第二晶粒中之時脈信號的時脈邊緣同步。

實施例之設備能用以跨任意數量之可變路由距離的晶粒地同步時脈邊緣。儘管針對MCP和3D IC堆疊晶粒來說明實施例，但實施例也適用於同步在電路板上之多個IC上的時脈邊緣。

在下面的說明中，討論了許多細節以提供對本揭露之實施例的更全面性說明。然而，本領域之技藝者將清楚明白無需這些具體細節便可能實現本揭露之實施例。在其他情況下，以方塊圖形式(而不是詳細地)來顯示熟知結構和裝置以免模糊本揭露之實施例。

請注意在實施例之對應圖中，信號係以線來表示。有些線可能較粗以指示更多構成信號路徑、及/或在一或更多端上具有箭頭以指示主要資訊流方向。這樣的指示不打算為限制的。反而，結合一或更多示範實施例來使用線以有助於更容易了解電路或邏輯單元。如設計需要或偏好所指定之任何表示信號實際上可能包含可能在任一方向上傳送且可能以任何適當類型之信號架構來實作的一或更多信號。

在整篇說明書中，及在申請專利範圍中，「連接」之詞係表示被連接之事物之間的直接電連接而沒有任何中間裝置。「耦接」之詞係表示被連接之事物之間的直接電連接或透過一或更多被動或主動中間裝置的間接連接。「電路」之詞係表示配置以彼此合作來提供期望功能的一或更多被動及/或主動元件。「信號」之詞係表示至少一個電流信號、電壓信號或資料/時脈信號。「一」、「一個」、和「該」之含義包括複數個引用。「中」之含義包括「中」和「上」。

「縮放」之詞通常係指將設計(示意圖和佈置)從一個程序技術轉換成另一程序技術且隨後在佈局面積中縮小。「縮放」之詞通常也指縮小相同技術節點內的佈置和裝置。「縮放」之詞可能也指相對於另一參數(例如，電源位準)來調整(例如，減慢或加速-即分別是按比例縮小、或按比例增加)信號頻率。「實質上」、「接近」、「近似」、「附近」、及「大約」之詞通常係指在目標值的+/- 20%內。

除非另有指明，否則使用「第一」、「第二」、和「第三」等的序數形容詞來說明一般物件，僅表示正參考之類似物件的不同實例，且不打算意味著必須以特定序列(時間上、或空間上)、分級或以任何其他方式來如此說明物件。

為了實施例之目的，邏輯方塊和電路使用金屬氧化物半導體(MOS)電晶體，其包括汲極、源極、閘極、和塊體端。電晶體也包括三閘極和FinFET電晶體、閘極環繞式圓柱形電晶體、穿隧式FET(TFET)、方線、或矩形帶電晶體或實作電晶體功能的其他裝置，如碳奈米管或自旋裝置。即，MOSFET對稱源極和汲極端係相同端且本文中可互換使用。另一方面，TFET裝置具有不對稱源極和汲極端。本領域之那些技藝者將了解在不脫離本揭露之範圍內可能使用其他電晶體，例如，雙極接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等。「MN」之術語表示n型電晶體(例如，NMOS、NPN BJT等)且「MP」之術語表示p型電晶體(例如，PMOS、PNP BJT等)。

第1A圖繪示根據本揭露之一些實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之具有多晶粒封裝101的IC 100。在一些實施例中，封裝101包含第一晶粒102和第二晶粒103，其係藉由一對延遲匹配(或實質上延遲匹配)的互連i1和i2來耦接至第一晶粒102。在一些實施例中，互連i1和i2係矽通孔(TSV)。在其他實施例中，其他類型的相互晶粒互連技術可能用於互連i1和i2。

在一些實施例中，第一晶粒102包含鎖相迴路(PLL)、及I/Q相位產生器105，其中「I」係指同相且「Q」係指正交相位，且其中「I」和「Q」相位係分離90°。在一些實施例中，PLL 104產生第一主時脈信號Clkout1，其被提供作為至I/Q相位產生器105的輸入。在一些實施例中，I/Q相位產生器105使用Clkout1以產生具有被分離90°之相位的時脈信號，其中一個是CLK1(時脈1)。在一些實施例中，第一晶粒102更包含第一PI 106(即，PI1)和第二PI 107(即，PI2)、控制邏輯108、延遲估計器109、及相位偵測器110。在一些實施例中，第二晶粒103包含時脈乘法器111以將輸入的時脈信號T1乘以整數「N」；PLL 112、及時脈分佈網路113。時脈分佈的輸出是CLK 2(時脈2)，其係藉由在第一晶粒102中的時脈同步設備來與CLK 1同步。

在一些實施例中，PI1的輸出Tx被相位偵測器110接收做為輸入。在一些實施例中，輸出PI2的ClkPI2被提供作為至延遲估計器109的輸入，其提供輸出作為至互連i1的Clk_A，其具有Td1之傳播延遲。在一些實施例中，PI2的ClkPI2被除法器接收，其(當被設定為1之除頻比時)傳送ClkPI2作為至互連Td1的Clk_A。在一些實施例中，互連i1被耦接至位於第二晶粒103的互連i2以形成反饋時脈路徑，使得互連i2具有Td2之傳播延遲，其係實質上等於或匹配互連i1的傳播延遲Td1。在一些實施例中，互連i2的輸出是Ty，其被提供作為至相位偵測器110的輸入。在一些實施例中，相位偵測器110偵測在時脈信號Tx與Ty之間的相位差且提供指示相位差的輸出PD_out。當Tx和Ty之相位對準時，時脈信號CLK1和CLK2係同步的。

在一些實施例中，在訓練階段或在初始化(例如，電力開啟第一和第二晶粒102和103)或其他預定時間點期間，延遲估計器109分割ClkPI2且對互連i1發送時脈信號Clk_A(即，ClkPI2的分割版本)且接收此時脈信號作為Ty以估計或測量傳播延遲(即，Td1+Td2)或往返路徑。在一些實施例中，延遲估計的粒度是T/2，其中「T」是時脈信號Clk_A的時脈週期。在其他實施例中，延遲估計器109能具有較精細粒度用於估計互連i1和i2的傳播延遲。在一些實施例中，估計之延遲(即，Est.Delay)被提供給控制邏輯108。在一些實施例中，控制邏輯108更新用於延遲估計器109的除頻比「k」且基於更新之比「k」來分析新的Est.Delay。在一些實施例中，除頻比「k」被更新了數次且判定用於Est.Delay的碼字。參考第3-6圖來說明延遲估計器109的一些實施例。

回去參考第1A圖，在一些實施例中，控制邏輯108使用用於Est.Delay的碼字來編程PI1和PI2以分別對準時脈信號Tx和Ty的相位。在一些實施例中，當PD_out改變極性時，CLK1和CLK2係同步的。在上述實施例中，位於節點T0和T1的時脈信號相位係同步的(即，位於節點T0和T1之時脈信號的轉換邊緣係匹配的)。請注意，可互換使用用於位於節點之信號的名稱或標記和節點名稱。例如，T1依據實體之內文可能係指位於節點T1之信號或節點T1。在一些實施例中，PD_out係用於診斷目的或被下游邏輯使用且未被控制邏輯108使用以編程PI1和PI2。

在一些實施例中，第二晶粒103可能使用位於時脈節點T1的同步時脈(其係與位於節點T0的時脈信號同步)以產生另一時脈信號CLK2，其係對準於時脈信號T1的相位。在一些實施例中，時脈信號T1係由產生用於PLL 112之參考(ref)時脈信號的乘法器111所接收。在一些實施例中，PLL 112產生輸出時脈Clkout2用於藉由時脈分佈網路113的分佈。時脈分佈113的輸出時脈信號T1’係為對準於ref(參考)時脈信號的相位。在一些實施例中，當位於節點T1的時脈(在此也被稱為時脈信號T1)係與位於節點T0的時脈信號(在此也被稱為時脈信號T0)匹配時，接著位於節點T1’的時脈信號(在此也被稱為時脈信號T1’)係與位於節點T1的時脈信號匹配，因為PLL 112相位將ref時脈(其係時脈信號T1的倍數)與時脈信號T1’(與CLK2相同)對準。

儘管參考兩個晶粒(第一晶粒102和第二晶粒103)來說明一些實施例，但可能在封裝101中使用「N」個晶粒數且至每個晶粒的時脈信號能與第一晶粒102的時脈信號CLK1同步。在一些實施例中，隨後的晶粒(例如，第三晶粒、第四晶粒等(其未示出))能以串接方式來對CLK1同步其各別時脈信號。

第1B圖繪示根據本揭露之一些實施例之具有用於跨多個晶粒對相互晶粒同步資料傳送之時脈同步的設備之具有多晶粒封裝121的IC 120。指出具有與任何其他圖的元件相同之標號(或名稱)的第1B圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。說明第1A圖與第1B圖之間的差異以免模糊實施例。

在一些實施例中，封裝121包括第一晶粒 102、第二晶粒123、及第三晶粒124。在一些實施例中，第一晶粒102係藉由互連i1和i2來耦接至第二晶粒123，而第二晶粒123係藉由互連i22和i21來耦接至第三晶粒124。儘管這裡的實例顯示互連i1為具有與互連i21相同的延遲Td1，且互連i2為具有與互連i22相同的延遲Td2，但互連i1/i2和i21/i22的延遲不必匹配，而是互連i21和i22的延遲應彼此匹配，正如互連i1和i2的延遲彼此匹配一樣。

在此，第二晶粒123係類似於第二晶粒103，但係針對用於將時脈信號CLK3與時脈信號CLK1(和時脈信號CLK2)同步的額外設備。在一些實施例中，用於相互晶粒時脈同步的此設備係與第一晶粒102中顯示的設備相同。在一些實施例中，第二晶粒123的PLL 104接收時脈信號T1作為其參考時脈及時脈信號T0(即，時脈信號CLK1)作為其反饋時脈。如關於第1A圖所述，第二晶粒103具有被同步於第一晶粒102之時脈信號CLK1的轉換邊緣之時脈信號CLK2的轉換邊緣。

在一些實施例中，第三晶粒124具有與第二晶粒102類似(但並非必要)的計時設備。例如，第三晶粒124包括乘法器1121(其提供參考時脈)、PLL 1122(其產生輸出Clkout3)、及時脈分佈1123。時脈分佈123的輸出是Clk3，其係使用關於第1A圖所述之相同方法被同步於第二晶粒103的CLK2(且因此被同步於第一晶粒102的時脈信號CLK1)之Clk3(即，時脈T”的轉換邊緣係對準於第二晶粒123之時脈T0的轉換邊緣、時脈T”’的轉換邊緣係對準於時脈T”的轉換邊緣)。同樣地，第四晶粒(未示出)具有其同步於第三晶粒124之時脈信號CLK3，且因此同步於第一晶粒102之時脈信號CLK1等的各別時脈信號。

第2圖繪示根據本揭露之其他實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之具有多晶粒封裝201的IC 200。指出具有與任何其他圖的元件相同之標號(或名稱)的第2圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。說明了第1圖與第2圖之間的差異以免模糊第2圖之實施例，且未再次詳細討論先前所論述之元件。

在本實施例中，IC 200包含封裝201，其包括第一晶粒202而沒有延遲估計器109和相關控制邏輯108。在一些實施例中，當(例如，從預矽模擬)已知互連i1和i2的傳播延遲Td1和Td2時，接著PI1和PI2能藉由熔絲或軟體(或其他韌體工具)來預編程以對準位於節點T0和T1的時脈邊緣。

第3圖繪示根據本揭露之一些實施例之用於在第1圖之設備中使用的延遲估計器300(例如，延遲估計器109)。指出具有與任何其他圖的元件相同之標號(或名稱)的第3圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。

在一些實施例中，延遲估計器300包含除法器301、順序單元302、及反向器(或緩衝器)303。在一些實施例中，除法器301是2^k個除法器，其中「k」是一整數且在此也被稱為比。在此，「k」是一設計參數，用以說明互連i1和i2的實際通道長度。在一些實施例中，「k」係由控制邏輯108所提供。在一些實施例中，除法器301接收輸入時脈ClkPI2且根據除頻比「k」來產生分割時脈Clk_A。儘管除法器301被顯示為延遲估計器109的一部分，但除法器301也可以是延遲估計器109的輸出側。在一些實施例中，Clk_A係在互連i1上傳送且經由互連i2返回第一晶粒102。在此，在位於第一晶粒102之互連i2的輸出接收的時脈信號是Clk_B(與Ty相同)。由於互連i1和i2的傳播延遲，Clk_B的轉換邊緣相對於Clk_A的轉換邊緣延遲了Td1和Td2之延遲。

在一些實施例中，順序單元302係用以使用Clk_B(其被接收作為時脈輸入「clk」)來取樣Clk_A(被接收作為輸入資料「d」)。在一些實施例中，順序單元302是一邊緣觸發的正反器(FF)。在其他實施例中，其他類型的順序單元可能用於順序單元302。在一些實施例中，FF 302的輸出「Y」被反向器inv1 303反向以產生輸出C_Output(其係關聯於比「k」的Est.Delay)。在一些實施例中，C_Output被判定用於各種「k」值(即，k=N,N-1,...1,0)，且如此形成了用於各種C_Output值的碼字(即，C[N：0])(即，儲存用於每個「k」的C_Output以形成向量C[N：0]，其中「N」是一整數)。在一些實施例中，C[N：0]是二元碼，其能用以根據下面的公式來判定近似延遲：C=C _N * 2^N+C _N-1 * 2^N-1+…+C ₁ * 2¹+C ₀ * 2⁰...(1)

能參考使用N=3的實例來說明上面的等式。例如，若往返傳播延遲「Td1+Td2」小於基本時脈週期(即，Tcycle)的一半，則針對各種時脈除頻比(即，各種「k」值)，用於C[N：0]的碼字將是0000。同樣地，若往返傳播延遲「Td1+Td2」超過Tcycle的一半，但小於Tcycle，則所得之C[N：0]將是0001。

在一些實施例中，Est.Delay(即，C[N：0])被產生且被輸入至控制邏輯108以控制PI1和PI2的相位延遲。針對具有延遲估計器300的一項原因係用以識別出當位於節點T1和T0的時脈邊緣被視為鎖定(即，相位對準)的，但實際上錯位了半時脈週期時的情況。參考第1A圖，如下數學上地說明此錯誤鎖定的情況，及其補救方法。

假設位於第一晶粒102上的兩個PI(即，PI1和PI2)具有「T」之結合相位延遲(即，T(PI1)+T(PI2)=T，其中「T」是時脈週期(即，Tcycle))。而且，假設T0是位於時間零的理想時脈邊緣，且要對準時脈信號T1和T0的邊緣以同步時脈信號CLK1和CLK2的邊緣。為了實現此目標(即，對準時脈信號T1和T0的正(或上升的)轉換邊緣)，控制兩個PI(即，PI 106和107)，直到相位偵測器110偵測到時脈信號Tx和Ty之時脈信號的邊緣對準為止。藉由上述假設，能推導出下面的等式：電路使用的PI2 107：Ty=T0+T(PI2)+2*Td1...(3)

電路使用的PI1 106：Tx=T0+T(PI1)=T0+Tcycle-T(PI2)...(4)

電路使用的相位偵測器110：Ty=Tx+n*Tcycle...(5)

將等式(3)和(4)代入等式(5)：T(PI2)+2*Td1=Tcycle-T(PI2)+n*Tcycle...(6)

重新安排等式(6)：(T(PI2)+Td1)=[(n+1)/2]*Tcycle...(7)

請注意T0+T(PI2)+Td1=T1：T1=T0+[(n+1)/2]*Tcycle...(8)

其中「n」是大於或等於零的整數。

如從等式(8)所示，當「n」是奇數時，時脈T1和T0的時脈邊緣係對準的。例如，當n=1時，Ty=Tx+Tcycle，其表示時脈信號CLK1和CLK2的邊緣係對準的(即，CLK1的正邊緣係對準於CLK2的正邊緣)。然而，當「n」是偶數時，時脈信號T1和T0的邊緣可能為異相的(即，錯誤鎖定-CLK1的正邊緣係對準於CLK2的負邊緣)。

例如，當n=0時，T1=T0+0.5*Tcycle，其錯誤地對準時脈信號T1和T0的邊緣：在本實例中，時脈信號Tx和Ty的邊緣係對準的(即，Ty=Tx)，如PD_out所示，但時脈信號CLK2的邊緣係與時脈信號CLK1的邊緣異相的。當PD_out指示時脈信號Tx的邊緣早於時脈信號Ty的邊緣時，接著控制邏輯108使PI1增加其延遲以校正相位偏移，直到時脈信號Tx和Ty的邊緣對準為止。當PD_out指示時脈信號Tx的邊緣晚於時脈信號Ty的邊緣時，接著PI1的減少延遲可能導致錯誤鎖定。錯誤鎖定係不期望的且其導致晶粒至晶粒通訊失效。為了解決這種錯誤鎖定情況，在一些實施例中，藉由延遲估計器109來估計往返傳播延遲(即，Td1+Td2)。

針對已知傳播延遲Td1和Td2的情況(如關於第2圖所述)，能藉由編程PI1和PI2來避免錯誤鎖定情況以對準時脈信號T0和T1的邊緣。針對事前不知傳播延遲Td1和Td2的情況，接著根據一實施例，延遲估計器109和控制邏輯108係用以對準時脈信號T0和T1的邊緣以避免錯誤鎖定情況。在一些實施例中，控制邏輯108進行下面的檢查來初始化PI1和PI2的相位延遲設定以避免錯誤鎖定。

針對大於零或等於零的「n」，當往返延遲(即，Td1+Td2)大於2n*Tcycle且小於(2n+1)*Tcycle時，接著在一些實施例中，控制邏輯108初始化PI1的設定以延遲其輸出達相位0°且初始化用於PI2的設定以延遲其輸出達相位360°。根據一實施例，在初始化之後，控制邏輯108將PI1的相位延遲從0°增加至360°且將PI2的相位延遲從360°減少至0°，直到時脈信號Tx和Ty的時脈邊緣對準為止。

針對大於零或等於零的「n」，當往返延遲(即，Td1+Td2)大於(2n+1)*Tcycle且小於(2n+2)*Tcycle時，接著在一些實施例中，控制邏輯108將PI1的設定初始化至0°之相位位置且將PI2的初始相位位置初始化至360°，其實際上為0°。在初始化之後，控制邏輯108將PI2從0°往360°向上導向至步驟相位位置且從360°往0°向下導向至步驟相位位置，直到時脈信號Tx和Ty的時脈邊緣對準為止。

第4圖繪示根據本揭露之一些實施例之顯示第3圖之延遲估計器300的操作之時序圖400。指出具有與任何其他圖的元件相同之標號(或名稱)的第4圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。在此，x軸是時間且用於每個波形的y軸是電壓。時序圖400顯示當k=0且k=1時之Clk_A的兩個波形。在此，Tcycle是具有含高相位和低相位之50%工作週期的ClkA之週期。在此分析了三種情況。

在情況1中，往返傳播延遲(即，Td1+Td2)大於Tcycle的一半且小於Tcycle。在這種情況中，用於k=0、1、2、和3的Est.Delay是0001，即，C[3：0]是0001。例如，當k=0時，FF 302取樣Clk_A的低相位至輸出Y=0，其接著被inv1 303反向至輸出C_Output作為「1」(即，C[0]=1)。同樣地，當k=1時，FF 302取樣Clk_A的高相位至輸出Y=1，其接著被inv1 303反向至輸出C_Output作為「0」(即，C[1]=0)，且依此類推用於其他「k」值。

在情況2中，往返傳播延遲(即，Td1+Td2)大於Tcycle但小於3/2 Tcycle。在這種情況中，針對k=0、1、2、和3，Est.Delay是0010(即，C[3：0]=0010)。例如，當k=0時，FF 302取樣Clk_A的高相位至輸出Y=1，其接著被inv1 303反向至輸出C_Output作為「0」(即，C[0]=0)。同樣地，當k=1時，FF 302取樣Clk_A的低相位至輸出Y=0，其接著被inv1 303反向至輸出C_Output作為「1」(即，C[1]=1)，且依此類推用於其他「k」值。

在情況3中，往返傳播延遲(即，Td1+Td2)等於(或實質上等於)Tcycle。在這種情況中，針對k=0、1、2、和3，Est.Delay是0010或0001(即，C[3：0]是0010或0001)。這是介穩情況，因為C[0]和C[1]能假設「0」或「1」之值。為了避免這種介穩情況，在一些實施例中，控制邏輯108初始化PI1和PI2的相位設定，如關於第3圖所論述。在一些實施例中，修改了延遲估計器300(如關於第5圖所示)以識別出介穩情況，使得控制邏輯108能對PI1和PI2採取適當的初始化步驟。

第5圖繪示根據本揭露之另一實施例之用於在第1圖之設備中使用的延遲估計器500。指出具有與任何其他圖的元件相同之標號(或名稱)的第5圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。參考第3圖來說明第5圖。未再次詳細論述第3圖之元件以免模糊實施例。

在一些實施例中，延遲估計器500包含除法器301、取樣器(或正反器(FF))501、302、和502、反向器503、504、和303、及互斥或(XOR)閘505，如圖所示地耦接在一起。在一些實施例中，除法器301的輸出Ax被FF 501取樣以產生輸出「X」。在一些實施例中，除法器301的緩衝輸出Az(即，被反向器502和504緩衝)被FF 502取樣以產生輸出「Z」。在一些實施例中，輸出「X」和「Z」被XOR 505接收，XOR 505對信號「X」和「Z」進行XOR運算以產生Edge_Detected信號。在一些實施例中，互連i2的輸出時脈信號Clk_B(即，Ty)係作為用於FF 501、FF 302、和FF 502的取樣時脈，其中時脈信號Clk_B係時脈信號Clk_A延遲了Td1和Td2的延遲版本。

在一些實施例中，當時脈信號Clk_B的轉換邊緣取樣接近時脈信號Clk_A的轉換邊緣時，接著「X」和「Z」輸出具有相反極性。在一些實施例中，XOR 505係用於延遲估計。在一些實施例中，當「X」和「Z」具有相反極性時，XOR 505的輸出指示時脈「A」和時脈「B」轉換邊緣彼此接近。由此，C[N：0]碼被調整(即，改變為一些已知的值)或C[N：0]可能是有雜訊或不正確的。在一些實施例中，反向器503和504的延遲係可編程延遲，其調整偵測可能的邊緣接近之粒度。

第6圖繪示根據本揭露之一些實施例之顯示第5圖之延遲估計器500的操作之時序圖600。指出具有與任何其他圖的元件相同之標號(或名稱)的第6圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。

在此，x軸是時間且用於每個波形的y軸是電壓。波形分別是在節點Ax、Clk_A、Az、和Clk_B上的時脈信號Ax、Clk_A、Az、和Clk_B。在一些實施例中，Clk_B是用於FF 501、302、和502的取樣時脈。參考T0，虛線顯示當時脈信號Clk_B使用各別FF來取樣時脈信號Ax、Clk_A、和Az時的時間點。若時脈信號CLK_B的轉換邊緣(通過互連i1和i2之CLK_A的延遲版本)接近CLK_A的轉換邊緣，則FF 302可能由於介穩度或雜訊而不能夠給予值得信賴的輸出。然而，由於由反向器503和504所給予的反向器延遲，被提供給FF 501和FF 502的時脈信號CLK_B取樣具有相反極性的時脈信號Ax和Az(即，若CLK_A和CLK_B彼此太接近，則XOR閘將輸出「1」)。

第7圖繪示根據本揭露之一些實施例之第5圖之延遲估計器500的操作之方法700。指出具有與任何其他圖的元件相同之標號(或名稱)的第7圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。

雖然在參考第7圖之流程圖中的方塊係以特定順序來顯示，但能修改動作順序。由此，能以不同順序進行所示之實施例，且可能平行地進行一些動作/方塊。依照某些實施例，第7圖中所列出的一些方塊及/或操作係可選的。所呈現之方塊編號係為了清楚起見且不打算規定各種方塊必須發生的操作順序。此外，可能以各種組合來利用來自各種流程的操作。

在方塊701中，用於除法器301的「k」被控制邏輯108初始化至「N」，其中「N」是，使得T*2^(N-1)大於Td1+Td2。在方塊702中，編程除法器301以將ClkPI2除以2^k。在方塊703中，控制邏輯108等待2^k*Tcycle且接著繼續進行至方塊704。在方塊704中，儲存了延遲估計器500的輸出。例如，輸出C_Output和Edge_Detected係由控制邏輯108儲存在記憶體中。在方塊705中，判斷Edge_Detected是否等於1。

若Edge_Detected等於1，則在方塊707中，C[k]被設定為1且C[m]被設定為0，其中「m」是相關時脈除頻比設定，如在延遲估計器500中所表示。在此，C[m]係指C[k-1]、C[k-2]...C[1]、C[0]。藉由由此設定C[k]和C[m]，避免了當邊緣太接近時的情況(即，避免了具有正反器介穩度的問題)。在方塊709中，碼字C[N：0]被提供給控制邏輯108。若Edge_Detected不等於零，則程序繼續進行至方塊706。在方塊706中，判斷「k」是否大於零。若「k」大於零，則「k」遞減了1，即，k=k-1。方法接著繼續進行至方塊702。若判斷「k」不大於零，則程序繼續進行至方塊709。在處理方塊709之後，控制邏輯108更新PI1和PI2的相位設定以對準CLK1和CLK2信號。

儘管參考起始於「N」且遞減至零的「k」來說明方法700，但能修改方法以起始位於零的「k」且遞增「k」至「N」。在上述一實施例中，修改了條件敘述(例如，方塊706和708之操作)。

當藉由延遲估計器109來判定C[N：0]時，已知前向路徑的延遲範圍(即，Td)，接著能推導出PI1和PI2的相位設定以設定有效操作範圍，如下。T(PI1)+T(PI2)=T，其中「T」與Tcycle相同；T(PI2)+(Td1+Td2)/2=n*T，其中n=1、2、3...。針對Td=(Td1+Td2)/2的給定估計，用於PI2的最小和最大設定係由控制邏輯108判定為：PI2_min=T-Td_max-(保護頻帶)=T-C[N：0]*T/4-T/4-(保護頻帶)=5T/8-C[N：0]*T/4...(9)

PI2_max=T-Td_min+(保護頻帶)=T-C[N：0]*T/4+(保護頻帶)=9T/8+C[N：0]*T/4...(10)

其中加入保護頻帶(例如，T/8被假設用於上面的等式)以當Td接近T/4、T/2、和T等時說明在延遲估計器109中的誤差。依據程序技術及/或其他因素，可能使用不同的保護頻帶值。在一些實施例中，藉由將PI2預設為最小和最大界限，控制邏輯108能逐步通過PI2(和PI1)的相位延遲，直到Tx和Ty對準為止，其消除上述錯誤鎖定問題。

表格1顯示用於預設PI1和PI2之範圍以消除由錯誤鎖定情況所引起之對準模糊度的延遲估計碼。在一些實施例中，PI2的有效相位延遲範圍彼此重疊以說明抖動和FF靈敏度。例如，若在線上繪製PI2_min和PI2_max，則當C3..0增加1時，線移位位元，且此新的線與先前的線重疊。這只是聲明用於每個碼的PI2 min/max區域彼此重疊，使得沒有任何方法遺漏任何延遲情況。

表格1提出如何基於估計之路徑延遲Td來判定C[N：0]碼的實例。此C[N：0]碼係用以建立初始相位編譯器控制碼(PI2_min)、其調諧方向、及其最大控制碼。儘管表格1顯示PI2碼，但能使用T(PI1)+T(PI2)=T 來計算PI1碼。

第8圖繪示根據本揭露之一些實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之三維(3D)堆疊晶粒800。指出具有與任何其他圖的元件相同之標號(或名稱)的第8圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。

在本實施例中，封裝801(例如，101或201)封裝非核心晶粒802(例如，第一晶粒102)和核心晶粒803(例如，第二晶粒103)。在一些實施例中，互連i1和i2是TSV。在一些實施例中，核心晶粒803包括多個核心(例如，36個核心)。在一些實施例中，每個核心可能具有如關於第二晶粒103所述之計時電路。在一些實施例中，非核心晶粒802係在不同於核心晶粒803的處理節點上。例如，非核心晶粒係在先前處理(即，N-1處理節點)上，而核心晶粒803係在最近的處理節點N上。在上述情況中，關於在第一晶粒102和202中的設備所述之時脈同步設備係用以同步在核心晶粒803中的時脈與在非核心晶粒802中的時脈。非核心晶粒802可能具有許多電路。例如，非核心晶粒802可能具有第三級(L3)快取、時脈網目、全整合電壓調節器(FIVR)、I/O(即，輸入-輸出電路，如DDR、在非核心晶粒802之周邊上的北和南連結)、等等。

第9圖繪示根據本揭露之一些實施例之具有用於對相互晶粒同步資料傳送之時脈同步的設備之在多晶粒或多晶片封裝的智慧型裝置或電腦系統或SoC(系統晶片)。指出具有與任何其他圖的元件相同之標號(或名稱)的第9圖之那些元件能以類似於所述方式的任何方式來操作或運作，但並不限於此。

第9圖繪示其中能使用平坦表面介面連接器之行動裝置的實施例之方塊圖。在一實施例中，計算裝置1600代表行動計算裝置，如計算平板電腦、行動電話或智慧型手機、具有無線功能的電子閱讀器、或其他無線行動裝置。將了解通常顯示出某些元件，且在計算裝置1600中並非顯示出上述裝置的所有元件。

在一實施例中，根據所述之實施例，計算裝置1600包括具有用於對相互晶粒同步資料傳送之時脈同步之設備的第一處理器1610。計算裝置1600的其他方塊可能也包括用於對相互晶粒同步資料傳送之時脈同步的設備，如在各種實施例中所述。本揭露之各種實施例可能也包含1670內的網路介面(如無線介面)，使得系統實施例可能整合至無線裝置(例如，手機或個人數位助理)中。

在一實施例中，處理器1610(及/或處理器1690)能包括一或更多實體裝置，如微處理器、應用處理器、微控制器、可編程邏輯裝置、或其他處理工具。由處理器1610進行的處理操作包括執行於其上執行應用程式及/或裝置功能的作業平台或作業系統。處理操作包括與人類使用者或與其他裝置之I/O(輸入/輸出)相關的操作、與電源管理相關的操作、及/或與將計算裝置1600連接至另一裝置相關的操作。處理操作可能也包括與音頻I/O及/或顯示I/O相關的操作。

在一實施例中，計算裝置1600包括音頻子系統1620，其代表關聯於將音頻功能提供至計算裝置的硬體(例如，音頻硬體和音頻電路)和軟體(例如，驅動程式、編解碼器)元件。音頻功能能包括揚聲器及/或耳機輸出、以及麥克風輸入。用於上述功能的裝置能整合至計算裝置1600中、或連接至計算裝置1600。在一實施例中，使用者藉由提供被處理器1610接收和處理的音頻命令來與計算裝置1600互動。

顯示子系統1630代表對使用者提供視覺及/或觸覺顯示以與計算裝置1600互動的硬體(例如，顯示裝置)和軟體(例如，驅動程式)元件。顯示子系統1630包括顯示介面1632，其包括用以對使用者提供顯示的特定螢幕或硬體裝置。在一些實施例中，顯示介面1632包括與處理器1610分離的邏輯以進行與顯示相關的至少一些處理。在一些實施例中，顯示子系統1630包括將輸出和輸入皆提供給使用者的觸控螢幕(或觸控墊)裝置。

I/O控制器1640代表與使用者互動相關的硬體裝置和軟體元件。I/O控制器1640可操作以管理硬體，其為音頻子系統1620及/或顯示子系統1630的一部分。此外，I/O控制器1640繪示用於連接至計算裝置1600之額外裝置的連接點，使用者可能藉其與系統互動。例如，能附接於計算裝置1600的裝置可能包括麥克風裝置、揚聲器或立體聲系統、視頻系統或其他顯示裝置、鍵盤或小鍵盤裝置、或用於與如讀卡機或其他裝置之特定應用一起使用的其他I/O裝置。

如上所述，I/O控制器1640能與音頻子系統1620及/或顯示子系統1630互動。例如，透過麥克風或其他音頻裝置的輸入能對計算裝置1600之一或更多應用或功能提供輸入或命令。此外，能提供音頻輸出來取代顯示輸出、或除了顯示輸出之外能提供音頻輸出。在另一實例中，若顯示子系統1630包括觸控螢幕，則顯示裝置也當作輸入裝置，其能至少部分地由I/O控制器1640管理。在計算裝置1600上也能有額外的按鈕或開關以提供I/O控制器1640所管理的I/O功能。

在一些實施例中，I/O控制器1640管理如加速度計、照相機、光感測器或其他環境感測器的裝置、或能包括在計算裝置1600中的其他硬體。輸入會是直接使用者互動的部分，以及將環境輸入提供至系統以影響其操作(如，過濾雜訊、對亮度偵測調整顯示、對照相機施用閃光燈、或其他特徵)。

在一些實施例中，計算裝置1600包括電源管理1650，其管理電池電源使用、電池之充電、及與省電操作相關的特徵。記憶體子系統1660包括用於將資訊儲存於計算裝置1600中的記憶體裝置。記憶體能包括非揮發性(若中斷給記憶體裝置的電力，則狀態不改變)及/ 或揮發性(若中斷給記憶體裝置的電力，則狀態是不確定的)記憶體裝置。記憶體子系統1660能儲存應用資料、使用者資料、音樂、相片、文件、或其他資料、以及與執行計算裝置1600之應用和功能相關的系統資料(無論長期或暫時)。

實施例之元件也被提供作為用於儲存電腦可執行指令(例如，用以實作本文所論述之任何其他處理的指令)的機器可讀媒體(例如，記憶體1660)。機器可讀媒體(例如，記憶體1660)可能包括，但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)、或其他類型之適用於儲存電子或電腦可執行指令的機器可讀媒體。例如，本揭露之實施例可能被下載為電腦程式(例如，BIOS)，其可能藉由經由通訊連結(例如，數據機或網路連線)的資料信號從遠端電腦(例如，伺服器)傳送至請求電腦(例如，客戶端)。

連接1670包括用以使計算裝置1600能與外部裝置通訊的硬體裝置(例如，無線及/或有線連接器和通訊硬體)和軟體元件(例如，驅動程式、協定堆疊)。計算裝置1600可以是單獨的裝置，如其他計算裝置、無線存取點或基地台、以及如耳機、印表機、或其他裝置的周邊裝置。

連接1670能包括多個不同類型的連接。概括來說，繪示計算裝置1600具有蜂巢式連接1672和無線連接1674。蜂巢式連接1672通常係指無線載波所提供(如經由GSM(行動通訊全球網路)或變化或衍生、CDMA(分碼多工存取)或變化或衍生、TDM(分時多工)或變化或衍生、或其他蜂巢式服務標準所提供)的蜂巢式網路連接。無線連接(或無線介面)1674係指不是蜂巢式的無線連接，且能包括個人區域網路(如藍芽、近場等)、區域網路(如Wi-Fi)、及/或廣域網路(如WiMax)、或其他無線通訊。

周邊連線1680包括用以製造周邊連線的硬體介面和連接器、以及軟體元件(例如，驅動程式、協定堆疊)。將了解計算裝置1600可以是連接至其他計算裝置的周邊裝置(「至」1682)、以及具有連接至它的周邊裝置(「從」1684)兩者。為了如管理(例如，下載及/或上載、改變、同步)計算裝置1600上的內容之目的，計算裝置1600通常具有「對接」連接器來連接至其他計算裝置。此外，對接連接器能使計算裝置1600能連接至某些周邊裝置，其使計算裝置1600能控制輸出至例如視聽或其他系統的內容。

除了專屬對接連接器或其他專屬連接硬體之外，計算裝置1600還能經由共同或標準為基的連接器來製造周邊連線1680。常見類型能包括通用序列匯流排(USB)連接器(其能包括一些不同的硬體介面之任一者)、包括微型顯示埠(MDP)的顯示埠、高解析度多媒體介面(HDMI)、火線、或其他類型。

在本說明書中提到的「一實施例」、「一個實施例」、「一些實施例」、或「其他實施例」意味著結合實施例所述之特定特徵、結構、或特性係包括在至少一些實施例而不一定是所有實施例中。「一實施例」、「一個實施例」、或「一些實施例」的各種出現不一定全指相同的實施例。若本說明書說明「可」、「可能」、或「可以」包括元件、特徵、結構、或特性，則不必包括特定元件、特徵、結構、或特性。若本說明書或申請專利範圍提到「一」或「一個」元件，則並不意味著只有其中一個元件。若本說明書或申請專利範圍提到「額外」元件，則並不排除有超過一個額外元件。

再者，在一或多實施例中，可能以任何適當方式來結合特定特徵、結構、功能、或特性。例如，第一實施例在關聯於兩個實施例的特定特徵、結構、功能、或特性並非互斥的任何地方可能與第二實施例結合。

儘管已結合其具體實施例來說明本揭露，但依照上述說明，本領域之那些通常技藝者將清楚明白上述實施例的許多替代方案、修改和變化。例如，其他記憶體架構(例如，動態RAM(DRAM))可能使用所論述之實施例。本揭露之實施例打算包含所有這樣的替代方案、修改、和變化以致落在所附之申請專利範圍的廣泛範圍內。

另外，為了簡單說明和討論，且為了免於模糊本揭露，連接至積體電路(IC)晶片及其他元件的熟知電源/接地連線可能或可能不會顯示於所呈現的圖內。此外，佈置可能以方塊圖形式來顯示以免模糊本揭露，且亦有鑒於關於上述方塊圖佈置之實作的具體細節會高度依賴於其中將實作本揭露的平台之事實(即，上述具體細節應適宜地在本領域之技藝者的範圍內)。這裡提出了具體細節(例如，電路)來說明本揭露之示範實施例，本領域之技藝者應清楚明白無需這些具體細節、或具有這些具體細節之變化便能實現本揭露。因此，本說明被視為說明性而不是限制性的。

下面的實例關於其他實施例。在一或更多實施例中，可能在任何地方使用實例中的具體細節。也可能針對方法或程序來實作本文所述之設備的所有可選特徵。

例如，提出了一種處理器，其包含：一對互連；一第一晶粒，包括：一第一相位內插器，具有一輸出，耦接至互連之其中一者；及一延遲估計器，耦接至這對互連；及一第二晶粒，其中這對互連係用以將第一晶粒耦接至第二晶粒。在一些實施例中，延遲估計器可操作以估計或測量從這對互連之其中一者開始之第一晶粒至第二晶粒且經由這對互連之另一者返回第一晶粒的傳播延遲。

在一些實施例中，處理器更包含控制邏輯，用以根據估計或測量之傳播延遲來控制第一相位內插器的相位延遲。在一些實施例中，處理器更包含一第二相位內插器，其中控制邏輯用以根據估計或測量之傳播延遲來控制第二相位內插器的相位延遲。在一些實施例中，第一晶粒更包含一鎖相迴路(PLL)，用以產生一時脈信號。

在一些實施例中，控制邏輯可操作以同步在第二晶粒中的時脈信號之邊緣與在由PLL所產生之第一晶粒中的時脈信號之邊緣。在一些實施例中，第一晶粒包含一相位產生器，用以從PLL接收時脈信號且用以為相位內插器產生第一相位的信號和第二相位的信號。在一些實施例中，第一晶粒包含一第二相位內插器，用以接收第一和第二相位的信號且用以為至一相位偵測器的輸入提供輸出。

在一些實施例中，延遲估計器包含：一除法器，用以接收一時脈信號且用以提供一分割時脈信號作為至這對互連之其中一個互連的輸入。在一些實施例，延遲估計器包含：一順序邏輯，用以藉由分割時脈信號的延遲版本來取樣分割時脈信號，其中從這對互連的另一互連在第一晶粒接收分割時脈信號的延遲版本。在一些實施例中，順序邏輯具有一輸出，指示傳播延遲的估計或測量。在一些實施例中，這對互連係從矽通孔(TSV)形成。

在另一實例中，提出了一種系統，其包含：一多晶片封裝，具有如上所述之處理器的處理器；一記憶體單元，耦接至多晶片封裝；及一無線介面，通訊地耦接至多晶片封裝以允許多晶片封裝之一或更多晶粒與另一裝置通訊。在一些實施例中，系統更包含：一顯示介面，通訊地耦接至多晶片封裝。

在另一實例中，提出了一種處理器，其包含：一對互連；一第一晶粒，包括至少兩個相位內插器，使得其中一個相位內插器的輸出係耦接至這對互連的其中一個互連；及一第二晶粒，其中這對互連係用以將第一晶粒耦接至第二晶粒。在一些實施例中，第一晶粒更包含一延遲估計器，耦接至這對互連。

在一些實施例中，延遲估計器可操作以估計或測量從這對互連之其中一者開始之第一晶粒至第二晶粒且經由這對互連之另一互連返回第一晶粒的傳播延遲。在一些實施例中，處理器更包含控制邏輯，用以根據估計或測量之傳播延遲來控制至少兩個相位內插器的相位延遲。在一些實施例中，第一晶粒更包含一鎖相迴路(PLL)，用以產生一時脈信號。

在一些實施例中，控制邏輯可操作以同步在第二晶粒中的時脈信號之邊緣與在由PLL所產生之第一晶粒中的時脈信號之邊緣。在一些實施例中，第一晶粒更包含一相位產生器，用以從PLL接收時脈信號且用以為至少兩個相位內插器產生第一相位的信號和第二相位的信號。

在一些實施例中，處理器包含一除法器，用以接收一時脈信號且用以提供一分割時脈信號作為至這對互連之其中一個互連的輸入。在一些實施例，延遲估計器包含：一順序邏輯，用以藉由分割時脈信號的延遲版本來取樣分割時脈信號。在一些實施例中，從這對互連的另一互連在第一晶粒接收分割時脈信號的延遲版本。在一些實施例中，順序邏輯具有一輸出，指示傳播延遲的估計或測量。在一些實施例中，這對互連係從矽通孔(TSV)形成。

在另一實例中，提出了一種系統，其包含：一多晶片封裝，包含如上所述之處理器的處理器；及一無線介面，通訊地耦接至多晶片封裝以允許多晶片封裝之一或更多晶粒與另一裝置通訊。在一些實施例中，系統更包含一顯示介面，通訊地耦接至多晶片封裝。

在另一實例中，提出了一種設備，其包含：一對互連；一第一晶粒，包括：一相位偵測器；一第一相位內插器，用以接收時脈信號且用以對相位偵測器提供一第一輸出；一第二相位內插器，用以接收時脈信號且用以為這對互連之其中一個互連提供一輸出，其中這對互連的另一互連係用以對相位偵測器提供一第二輸出；及一第二晶粒，藉由這對互連來耦接至第一晶粒。

在一些實施例中，第一晶粒更包含：一延遲估計器，用以估計或測量從這對互連之其中一者開始之第一晶粒至第二晶粒且經由這對互連的另一互連返回第一晶粒的傳播延遲。在一些實施例中，第一晶粒更包含：一控制邏輯，用以根據估計或測量之傳播延遲來控制至少兩個相位內插器的相位延遲，使得在第二晶粒中的時脈信號之邊緣與第一晶粒的時脈信號之邊緣同步。

在一些實施例中，第一晶粒更包含：一延遲估計器，用以估計或測量通過第一和第二互連的往返傳播延遲；及一控制邏輯，用以根據估計或測量之傳播延遲來控制至少兩個相位內插器的相位延遲。

在一些實施例中，第一晶粒更包含一鎖相迴路(PLL)，用以產生一時脈信號。在一些實施例中，控制邏輯可操作以同步在第二晶粒中的時脈信號之邊緣與在由PLL所產生之第一晶粒中的時脈信號之邊緣。在一些實施例中，第一晶粒更包含一相位產生器，用以從PLL接收時脈信號且用以為第一和第二相位內插器產生第一相位的信號和第二相位的信號。在一些實施例中，這對互連係從矽通孔(TSV)形成。

在另一實例中，提出了一種系統，其包含：一多晶片封裝，包含如上所述之設備之設備；一記憶體單元，耦接至多晶片封裝；及一無線介面，通訊地耦接至多晶片封裝以允許多晶片封裝之一或更多晶粒與另一裝置通訊。在一些實施例中，系統更包含一顯示介面，通訊地耦接至多晶片封裝。

在另一實例中，提出了一種方法，其包含：接收一輸入時脈信號及分別藉由第一和第二相位內插器來產生第一和第二時脈信號；分割第二時脈信號以產生一分割時脈信號；對一對互連的第一互連提供分割時脈信號，第一互連將第一晶粒耦接至第二晶粒且對第二晶粒提供分割時脈信號；經由這對互連的第二互連從第二晶粒接收一延遲時脈信號，其係分割時脈信號的延遲版本；使用延遲時脈信號來估計第一和第二互連的傳播延遲；及控制第一和第二相位內插器的相位調整，使得輸入時脈信號的轉換邊緣實質上對準於位於第二晶粒之分割時脈信號的轉換邊緣。

在一些實施例中，方法更包含：將除法器的除頻比「k」初始化至「N」，其中「N」是整數；及藉由除法器來接收第二時脈信號，其中除法器用以將第二時脈信號除以2^k以產生分割時脈信號。在一些實施例中，估計之傳播延遲係數位碼。

在另一實例中，提出了一種設備，其包含：用於接收一輸入時脈信號及分別藉由第一和第二相位內插器來產生第一和第二時脈信號之工具；用於分割第二時脈信號以產生一分割時脈信號之工具；用於對一對互連的第一互連提供分割時脈信號之工具，第一互連將第一晶粒耦接至第二晶粒且對第二晶粒提供分割時脈信號；用於經由這對互連的第二互連從第二晶粒接收一延遲時脈信號之工具，延遲時脈信號係分割時脈信號的延遲版本；用於使用延遲時脈信號來估計第一和第二互連的傳播延遲之工具；及用於控制第一和第二相位內插器的相位調整，使得輸入時脈信號的轉換邊緣實質上對準於第二晶粒上之分割時脈信號的轉換邊緣之工具。

在一些實施例中，設備更包含：用於將除法器的除頻比「k」初始化至「N」之工具，其中「N」是整數；及用於藉由除法器來接收第二時脈信號之工具，其中除法器用以將第二時脈信號除以2^k以產生分割時脈信號。在一些實施例中，估計之傳播延遲係數位碼。

在另一實例中，提出了一種系統，其包含：一多晶片封裝，包含如上所述之設備的設備；一記憶體單元，耦接至多晶片封裝；及一無線介面，通訊地耦接至多晶片封裝以允許多晶片封裝之一或更多晶粒與另一裝置通訊。在一些實施例中，系統更包含一顯示介面，通訊地耦接至多晶片封裝。

提出了摘要，其將使讀者能確定本技術揭露的本質和要旨。了解所提出的摘要將不用來限制申請專利範圍之範圍或含義。下面的申請專利範圍特此被併入詳細說明中，其中每個申請專利範圍主張其本身作為單獨的實施例。