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TWI782128B - 數位處理系統、主晶片以及數位處理方法 - Google Patents

數位處理系統、主晶片以及數位處理方法 Download PDF

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TWI782128B
TWI782128B TW107139062A TW107139062A TWI782128B TW I782128 B TWI782128 B TW I782128B TW 107139062 A TW107139062 A TW 107139062A TW 107139062 A TW107139062 A TW 107139062A TW I782128 B TWI782128 B TW I782128B
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chip
pin
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clock
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張虎郞
權智雄
韓相昱
Original Assignee
南韓商三星電子股份有限公司
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Abstract

本發明可提供一種數位處理系統，數位處理系統包括具 有第一時脈引腳及第一資料引腳的主晶片以及具有第二時脈引腳及第二資料引腳的第一從晶片。數位處理系統：可基於同步方案將第一資料自主晶片傳輸至第一從晶片，在同步方案中，經由第一時脈引腳自主晶片輸出的第一時脈訊號與經由第一資料引腳自主晶片輸出的第一資料被一同提供且第一資料與第一時脈訊號同步地傳輸；且可基於非同步方案將第二資料自第一從晶片傳輸至主晶片，在非同步方案中，無論第一時脈訊號如何，經由第二資料引腳自第一從晶片輸出的第二資料均被傳輸。

Description

數位處理系統、主晶片以及數位處理方法 [相關申請案的交叉參考]
本申請案主張2017年12月26日於韓國智慧財產局(Korean Intellectual Property Office，KIPO)提出申請的第10-2017-0179466號韓國專利申請案的優先權，所述韓國專利申請案的全部內容併入本案供參考。
示例性實施例是有關於半導體積體電路，且更具體而言是有關於包括具同步與非同步通訊之混合的數位介面的裝置、包括所述裝置的數位處理系統及/或由所述裝置及所述數位處理系統執行的數位處理方法。
舉例而言，在電信或電腦科學中，數位介面是指經由一個或多個通訊通道或電腦匯流排來傳輸數位資料的過程。另外，諸多通訊系統被設計成在對同一印刷電路板(printed circuit board，PCB)上的兩個或更多個積體電路(integrated circuit，IC)彼此進行連接。為提高通訊系統的效能，可對每一裝置及/或每一晶片執行訓練操作及/或校準操作，然而，包括用於進行訓練操作 及/或校準操作的電路的通訊系統因兩個或更多個IC而可具有相對複雜的結構。
本發明的至少一個示例性實施例提供一種數位處理系統，所述數位處理系統包括具同步與非同步通訊之混合的數位介面且能夠具有相對簡單的結構。
本發明的至少一個示例性實施例提供主晶片，所述主晶片包括具同步與非同步通訊之混合的數位介面且能夠具有相對簡單的結構。
本發明的至少一個示例性實施例提供一種由所述數位處理系統及/或所述主晶片執行的數位處理方法。
根據示例性實施例，一種數位處理系統包括：主晶片及第一從晶片。所述主晶片包括第一時脈引腳及第一資料引腳。所述第一從晶片包括第二時脈引腳及第二資料引腳。所述數位處理系統可被配置成：基於同步方案執行第一傳輸操作，在所述第一傳輸操作中第一資料自所述主晶片傳輸至所述第一從晶片，在所述同步方案中，經由所述第一時脈引腳自所述主晶片輸出的第一時脈訊號與經由所述第一資料引腳自所述主晶片輸出的第一資料被一同提供且所述第一資料與所述第一時脈訊號同步地傳輸；且基於非同步方案執行第一接收操作，在第一接收操作中第二資料自所述第一從晶片傳輸至所述主晶片，在所述非同步方案中，無論所述第一時脈訊號如何，經由所述第二資料引腳自所述第一從 晶片輸出的所述第二資料均被傳輸。
根據示例性實施例，一種被配置成與至少一個從晶片進行通訊的主晶片包括具有第一時脈引腳及第一資料引腳的主晶片。所述第一時脈引腳可被配置成在傳輸操作中輸出第一時脈訊號，在所述傳輸操作中所述第一資料自所述主晶片傳輸至所述至少一個從晶片。所述第一資料引腳可被配置成在所述傳輸操作中輸出所述第一資料。所述主晶片被配置成：基於同步方案執行傳輸操作，在所述同步方案中所述第一時脈訊號與所述第一資料被一同提供且所述第一資料與所述第一時脈訊號同步地傳輸；且基於非同步方案執行接收操作，在所述接收操作中第二資料自所述至少一個從晶片傳輸至所述主晶片，在所述非同步方案中，無論所述第一時脈訊號如何，所述第二資料均被傳輸。
根據示例性實施例，一種在主晶片與從晶片之間執行的數位處理方法，所述主晶片包括第一時脈引腳及第一資料引腳，且所述從晶片包括第二時脈引腳及第二資料引腳，所述數位處理方法包括：基於同步方案執行傳輸操作，在所述傳輸操作中，第一資料自所述主晶片傳輸至所述從晶片，在所述同步方案中，經由所述第一時脈引腳自所述主晶片輸出的第一時脈訊號與經由所述第一資料引腳自所述主晶片輸出的所述第一資料被一同提供且所述第一資料與所述第一時脈訊號同步地傳輸；且基於非同步方案執行接收操作，在所述接收操作中，第二資料自所述從晶片傳輸至所述主晶片，在所述非同步方案中，無論所述第一時脈訊號 如何，經由所述第二資料引腳自所述從晶片輸出的所述第二資料均被傳輸。
根據示例性實施例的所述主晶片、所述數位處理系統及所述數位處理方法可包括具同步與非同步通訊之混合的數位介面。可基於同步方案執行將第一資料自主晶片傳輸至從晶片的傳輸操作(或寫入操作)，且因此可以相對高的速度來傳輸第一資料。可基於非同步方案執行將第二資料自從晶片傳輸至主晶片的接收操作(或讀取操作)，且因此可靈活地設定因應於來自主晶片的命令而傳輸第二資料所需的時間，且各種類型的從晶片均可受到支援。
此外，當主晶片及從晶片中的每一者均包括一個資料引腳且接收操作的速度被設定成慢於傳輸操作的速度時，主晶片及從晶片可在效能不發生劣化的情況下具有相對小的大小、相對簡單的結構及/或相對低的電力消耗。
100、100a、100b、100c、1000:數位處理系統
110:板
122:時脈配線/第一時脈配線
124:資料配線/第一資料配線
126、129:第二資料配線/資料配線
127:第二時脈配線
130:時脈源/第一時脈源
140:第二時脈源/時脈源
200、200b、200c:主晶片
202:第一時脈引腳
204:第一資料引腳/資料引腳
206:第四資料引腳
207:第三時脈引腳
209:第三資料引腳
210:時脈產生器
220:傳輸同步電路
222:第一正反器
230:第一輸入/輸出電路
232:第一輸出驅動器
234:第一輸入緩衝器
240:第一方向控制器
250:資料恢復電路
260:第一傳輸路徑
270:第一接收路徑
280:第一匯流排
300:從晶片/第一從晶片
300a、300b:從晶片
302:第二時脈引腳
304:第二資料引腳/資料引腳
306:第三資料引腳
310:第二輸入/輸出電路
312:第二輸入緩衝器
314:第二輸出驅動器
320:接收電路
322:第二正反器
330:第二方向控制器
340、340a:傳輸電路
342、342a:第三正反器
344a:時脈分頻器
350:第二接收路徑
360:第二傳輸路徑
370:第二匯流排
400:第二從晶片/從晶片
402:第四時脈引腳
404:第四資料引腳
1100:主裝置
1130:時脈源
1200:從裝置/射頻積體電路
1210、1220、1230、1240、1250、1260:晶片
1300:從裝置/電力管理積體電路
1400:從裝置/電源供應模組
1500:從裝置/無線區域網模組
1600:從裝置/感測器
1700:從裝置/指紋識別模組
1800:從裝置/觸控式螢幕控制器
1900:從裝置/顯示器驅動器積體電路
CLK1:第一時脈訊號/由主晶片中的時脈產生器產生的第一時脈訊號的波形
CLK1':第一時脈訊號/從晶片所接收的第一時脈訊號的波形
CLK2:第二時脈訊號
D:資料輸入端子
D1、D2、D3:資訊
DC:方向改變
DCON:方向控制訊號
DLY:延遲時間
E:停止型樣
MS:主晶片中的訊號
Q:資料輸出端子
RCLK、RCLKM、RCLKS:參考時脈訊號
RD、TD:資料
RDAT1:第二資料/自從晶片輸出的第二資料的波形
RDAT1':第二資料/由主晶片接收的第二資料的波形
RDAT2:第四資料
S:開始型樣
S100、S110、S120、S130、S140、S200、S210、S220、S230:步驟
SS:從晶片中的訊號
TDAT1:第一資料/在傳輸操作中自主晶片輸出的第一資料的波形
TDAT1':第一資料/在傳輸操作中由從晶片接收的第一資料的波形
TDAT2:第三資料
結合附圖進行閱讀，將自以下詳細說明更清晰地理解說明性的非限制性示例性實施例。
圖1是說明根據示例性實施例的數位處理系統的方塊圖。
圖2是說明圖1所示數位處理系統中所包括的主晶片的實例的方塊圖。
圖3A及圖3B說明圖1所示數位處理系統中所包括的從晶片的實例的方塊圖。
圖4是闡述圖1所示數位處理系統的運作的時序圖。
圖5、圖6及圖7是說明根據一些示例性實施例的數位處理系統的方塊圖。
圖8是說明根據示例性實施例的數位處理方法的流程圖。
圖9是說明執行圖8中所示傳輸操作的實例的流程圖。
圖10是說明執行圖8中所示接收操作的實例的流程圖。
圖11是說明根據示例性實施例的數位處理系統的方塊圖。
將參考附圖更充分地闡述各種示例性實施例，在附圖中示出實施例。然而，本發明可體現為諸多不同的形式且不應被解釋為僅限於本文中所述的實施例。在本申請案通篇，相似參考編號指代相似元件。
圖1是說明根據示例性實施例的數位處理系統的方塊圖。
參考圖1，數位處理系統100包括：主晶片200及從晶片300。數位處理系統100可更包括時脈配線122、資料配線124、時脈源130及板110。
主晶片200及從晶片300中的每一者均包括一個時脈引腳及一個資料引腳。舉例而言，主晶片200包括第一時脈引腳202及第一資料引腳204，且從晶片300包括第二時脈引腳302及第二資料引腳304。舉例而言，引腳可以是接觸接墊或接觸引腳，但本發明概念並不僅限於此。
時脈配線122可以是對第一時脈引腳202與第二時脈引 腳302進行電性連接的單條配線，且資料配線124可以是對第一資料引腳204與第二資料引腳304進行電性連接的單條配線。時脈配線122可表示可傳輸時脈訊號的單向訊號線或雙向訊號線。資料配線124可表示可傳輸數位串流(例如，一系列位元)的雙向數位介面。舉例而言，單條配線可被實施為電性傳輸線(例如，使用印刷電路板(PCB)技術製造的微帶)，但本發明概念並不僅限於此。
根據一些示例性實施例的數位處理系統100可執行：傳輸(TX)操作，在所述傳輸操作中，資料自主晶片200提供或傳輸至從晶片300；以及接收操作(RX)，在所述接收操作中，資料自從晶片300提供或傳輸至主晶片200。可相對於主晶片200來界定傳輸操作及接收操作。傳輸操作可被稱為寫入操作或寫入通訊，且接收操作可被稱為讀取操作或讀取通訊。
在一些示例性實施例中，傳輸操作可基於同步方案來執行，且接收操作可基於非同步方案來執行。
在一些示例性實施例中，在執行傳輸操作時或在執行傳輸操作的同時，可一同提供經由第一時脈引腳202自主晶片200輸出的第一時脈訊號CLK1及經由第一資料引腳204自主晶片200輸出的第一資料TDAT1。舉例而言，第一資料TDAT1可與第一時脈訊號CLK1同步地傳輸。使第一資料TDAT1與第一時脈訊號CLK1同步的操作可表示第一資料TDAT1的每一位元的中心及/或邊界與第一時脈訊號CLK1的上升邊緣及/或下降邊緣相匹配或對 應。
在執行接收操作時或在執行接收操作的同時，無論第一時脈訊號CLK1如何，均可傳輸經由第二資料引腳304自從晶片300輸出的第二資料RDAT1。無論第一時脈訊號CLK1如何，均傳輸第二資料RDAT1的操作可表示第二資料RDAT1不與第一時脈訊號CLK1同步地傳輸(例如，此意味著第二資料RDAT1的每一位元的中心及/或邊界與第一時脈訊號CLK1的上升邊緣及/或下降邊緣不匹配或不對應)。
同步方案及非同步方案可相對於主晶片200來確定。舉例而言，基於同步方案執行傳輸操作的操作可表示自主晶片200輸出的第一資料TDAT1與由主晶片200產生的第一時脈訊號CLK1同步。基於非同步方案執行接收操作的操作可表示主晶片200所接收的第二資料RDAT1與由主晶片200產生的第一時脈訊號CLK1不同步。
在一些示例性實施例中，傳輸操作及接收操作可以是基於同一數位介面執行的。儘管由於傳輸操作是基於同步方案執行且接收操作是基於非同步方案執行，因此傳輸操作與接收操作彼此不同，但用於傳輸操作的介面與用於接收操作的介面可以是基於同一協定的同一介面。換言之，用於傳輸操作的介面及用於接收操作的介面可以是同質介面，而非異質介面。
在圖1的實例中，可經由單條資料配線124來執行傳輸操作及接收操作。如上文所述，第一資料引腳204與第二資料引 腳304可藉由資料配線124彼此連接。在傳輸操作中，可將經由第一資料引腳204自主晶片200輸出的第一資料TDAT1經由資料配線124及第二資料引腳304傳輸至從晶片300。在接收操作中，可將經由第二資料引腳304自從晶片300輸出的第二資料RDAT1經由資料配線124及第一資料引腳204傳輸至主晶片200。另外，在傳輸操作中，可將經由第一時脈引腳202自主晶片200輸出的第一時脈訊號CLK1經由時脈配線122及第二時脈引腳302傳輸至從晶片300。在接收操作中，第一時脈訊號CLK1可不在任何方向上傳輸至任何晶片。
如上文所述，當經由單條資料配線124執行傳輸操作及接收操作時，主晶片200及從晶片300中所包括的引腳的數目可得以減小。由於主晶片200及從晶片300中所包括的引腳的數目減小，因此主晶片200及從晶片300的大小可得以減小，主晶片200及從晶片300的電力消耗亦可得以減小，且主晶片200及從晶片300的製造成本亦可得以減小。
換言之，相較於傳統的主晶片及從晶片而言，主晶片200及從晶片300可形成於矽基板的較小區域中，且因此主晶片200及從晶片300的價格競爭力可提高。舉例而言，可將主晶片200及從晶片300實施於積體電路(IC)、系統晶片(system-on-chip，SoC)或封裝中。
將參考圖2、圖3A及圖3B闡述用於執行傳輸操作及接收操作的主晶片200及從晶片300的配置。將參考圖4闡述與傳 輸操作及接收操作相關聯的同步方案、非同步方案及同一介面。
在一些示例性實施例中，主晶片200可以是可主動控制從晶片300的控制器電路或處理器。舉例而言，主晶片200可被實施為基頻數據機處理器晶片，所述基頻數據機處理器晶片是可用作數據機及應用處理器(application processor，AP)或行動AP二者的晶片，但本發明概念並不僅限於該些實例。
在一些示例性實施例中，從晶片300可以是可基於主晶片200的控制而被動操作的各種電路或裝置中的一者。舉例而言，從晶片300可被實施為射頻積體電路(radio frequency IC，RFIC)、連接晶片、感測器、指紋識別晶片、電力管理積體電路(power management IC，PMIC)、電源供應模組、數位顯示器介面(digital display interface，DDI)晶片、顯示器驅動器積體電路、或觸控式螢幕控制器，但本發明概念並不僅限於該些實例。
在一些示例性實施例中，RFIC可包括至少一個連接晶片。連接晶片可包括用於行動通訊的晶片、用於無線區域網(wireless local area network，WLAN)的晶片、用於藍芽(Bluetooth，BT)通訊的晶片、用於全球導航衛星系統(global navigation satellite system，GNSS)通訊的晶片、用於處理調頻(frequency modulation，FM)音訊訊號/視訊訊號的晶片、用於近場通訊(near field communication，NFC)的晶片及/或用於無線保真(wireless fidelity，Wi-Fi)通訊的晶片，但本發明概念並不僅限於該些實例。
在一些示例性實施例中，主晶片200與從晶片300可安裝於同一板110上。舉例而言，板110可被實施為PCB或撓性PCB(flexible PCB，FPCB)，但本發明概念並不僅限於該些實例。數位處理系統100可以是可在晶片層級及/或板層級上傳輸、處置及處理資料的系統。
在一些示例性實施例中，數位處理系統100可被實施為各種電子系統中的一者，所述各種電子系統包括諸如：個人電腦、膝上型電腦、行動電話、智慧型電話、平板電腦、個人數位助理(personal digital assistant，PDA)、企業數位助理(enterprise digital assistant，EDA)、可攜式多媒體播放器(portable multimedia player，PMP)、數位相機、音樂播放器、可攜式遊戲機、導航裝置、可穿戴式裝置、物聯網(internet of things，IoT)裝置、萬物聯網(internet of everything，IoE)裝置、電子書、虛擬實境(virtual reality，VR)裝置或擴增實境(augmented reality，AR)裝置。
時脈源130可產生參考時脈訊號RCLK。可將參考時脈訊號RCLK提供至主晶片200，且主晶片200可基於參考時脈訊號RCLK來產生第一時脈訊號CLK1。舉例而言，時脈源130可包括環形振盪器、阻容(resistance-capacitance，RC)振盪器、晶體振盪器、或溫度補償晶體振盪器(temperature compensated crystal oscillator，TCXO)，但本發明概念並不僅限於該些實例。
圖2是說明圖1所示數位處理系統中所包括的主晶片的實例的方塊圖。圖3A及圖3B是說明圖1所示數位處理系統中所 包括的從晶片的實例的方塊圖。
參考圖1、圖2、圖3A及圖3B，主晶片200包括第一時脈引腳202及第一資料引腳204。主晶片200可更包括時脈產生器210、傳輸同步電路220、第一輸入/輸出(input/output，I/O)電路230、第一方向控制器240、資料恢復電路250、第一傳輸路徑260、第一接收路徑270及第一匯流排280。
圖3A的從晶片300包括第二時脈引腳302及第二資料引腳304。圖3A的從晶片300可更包括第二I/O電路310、接收電路320、第二方向控制器330、傳輸電路340、第二接收路徑350、第二傳輸路徑360及第二匯流排370。圖3B的從晶片300可與圖3A的從晶片300實質上相同，唯有圖3A中的傳輸電路340由圖3B中的傳輸電路340a替換除外。
在下文，將詳細地闡述主晶片200及從晶片300中的元件的根據數位處理系統100的操作而進行的操作。
首先，將詳細地闡述將第一時脈訊號CLK1及第一資料TDAT1自主晶片200傳輸至從晶片300的傳輸操作(或寫入操作)。
時脈產生器210可基於參考時脈訊號RCLK來產生第一時脈訊號CLK1。舉例而言，時脈產生器210可包括鎖相環路(phase locked loop，PLL)電路或延遲鎖定環路(delay locked loop，DLL)電路，但本發明概念並不僅限於該些實例。
傳輸同步電路220可使將在傳輸操作中傳輸的資料TD與第一時脈訊號CLK1同步。舉例而言，傳輸同步電路220可包括 第一正反器222。第一正反器222可包括接收第一時脈訊號CLK1的時脈輸入端子、接收資料TD的資料輸入端子D及輸出第一資料TDAT1的資料輸出端子Q，第一資料TDAT1與第一時脈訊號CLK1同步。舉例而言，第一資料TDAT1可與第一時脈訊號CLK1的每一上升邊緣或每一下降邊緣同步。
資料TD可自主晶片200中所包括的第一記憶體裝置(未示出)及/或第一資料處理裝置(未示出)提供，且可經由第一匯流排280及第一傳輸路徑260提供至傳輸同步電路220。
第一I/O電路230可包括第一輸出驅動器232及第一輸入緩衝器234。在傳輸操作中，第一輸出驅動器232可將第一資料TDAT1中所包含的每一位元(或每一位元值)驅動至第一資料引腳204。
第一方向控制器240可基於方向控制訊號DCON來啟用第一輸出驅動器232及第一輸入緩衝器234中的一者，且可禁用第一輸出驅動器232及第一輸入緩衝器234中的另一者。舉例而言，方向控制訊號DCON可以是1位元訊號。在傳輸操作中，方向控制訊號DCON的值可被設定成「1」。第一方向控制器240可基於具有值「1」的方向控制訊號DCON來啟用第一輸出驅動器232以輸出第一資料TDAT1，且可禁用第一輸入緩衝器234。舉例而言，值「1」可為邏輯高位準或邏輯1。
基於上文所闡述的操作，主晶片200可分別經由第一時脈引腳202及第一資料引腳204一同輸出第一時脈訊號CLK1及 與第一時脈訊號CLK1同步的第一資料TDAT1。第一時脈訊號CLK1及第一資料TDAT1可分別經由時脈配線122及資料配線124傳輸至從晶片300。
從晶片300可分別經由第二時脈引腳302及第二資料引腳304接收第一時脈訊號CLK1及第一資料TDAT1。
第二I/O電路310可包括第二輸入緩衝器312及第二輸出驅動器314。在傳輸操作中，第二輸入緩衝器312可緩衝已自主晶片200輸出且經由第二資料引腳304接收的第一資料TDAT1，且可將所緩衝的第一資料TDAT1逐位元地傳輸至接收電路320。
第二方向控制器330可基於方向控制訊號DCON來啟用第二輸入緩衝器312及第二輸出驅動器314中的一者，且可禁用第二輸入緩衝器312及第二輸出驅動器314中的另一者。如上文所述，在傳輸操作中，方向控制訊號DCON的值可被設定成「1」。第二方向控制器330可基於具有值「1」的方向控制訊號DCON來啟用第二輸入緩衝器312以接收第一資料TDAT1，且可禁用第二輸出驅動器314。
接收電路320可基於所接收的第一時脈訊號CLK1'及所接收的第一資料TDAT1來獲得資料TD。舉例而言，接收電路320可包括第二正反器322。第二正反器322可包括接收第一時脈訊號CLK1'的時脈輸入端子、接收第一資料TDAT1的資料輸入端子D及輸出資料TD的資料輸出端子Q。
可將資料TD經由第二接收路徑350及第二匯流排370 提供至從晶片300中所包括的第二記憶體裝置(未示出)及/或第二資料處理裝置(未示出)。
簡言之，可在傳輸操作中啟用主晶片200中的第一傳輸路徑260、傳輸同步電路220及第一輸出驅動器232，且可在傳輸操作中啟用從晶片300中的第二輸入緩衝器312、接收電路320及第二接收路徑350。
接下來，將詳細地闡述將第二資料RDAT1自從晶片300傳輸至主晶片200的接收操作(或讀取操作)。
傳輸電路340或傳輸電路340a可基於在傳輸操作中所接收的第一時脈訊號CLK1'來設定將在接收操作中傳輸的資料RD的傳輸速度(或資料速率)。舉例而言，圖3A中的傳輸電路340可包括第三正反器342。第三正反器342可包括接收第一時脈訊號CLK1'的時脈輸入端子、接收資料RD的資料輸入端子D及輸出第二資料RDAT1的資料輸出端子Q。舉另一實例，圖3B中的傳輸電路340a可包括第三正反器342a及時脈分頻器(divider，DIV)344a。時脈分頻器344a可將第一時脈訊號CLK1'除以N以產生經分頻時脈訊號，其中N是大於或等於2的自然數。第三正反器342a可包括接收經分頻時脈訊號的時脈輸入端子、接收資料RD的資料輸入端子D及輸出第二資料RDAT1的資料輸出端子Q。
在一些示例性實施例中，傳輸電路340或傳輸電路340a可設定第二資料RDAT1的傳輸速度(或資料速率)，以使第二資料RDAT1的傳輸速度慢於第一資料TDAT1的傳輸速度。在圖3A 的實例中，為將第二資料RDAT1的傳輸速度設定成慢於第一資料TDAT1的傳輸速度，可使第二資料RDAT1與第一時脈訊號CLK1'的一些上升邊緣或一些下降邊緣同步。在圖3B的實例中，為將第二資料RDAT1的傳輸速度設定成慢於第一資料TDAT1的傳輸速度，可使第二資料RDAT1與經分頻時脈訊號的每一上升邊緣或每一下降邊緣同步。
資料RD可自從晶片300中所包括的第二記憶體裝置及/或第二資料處理裝置提供，且可經由第二匯流排370及第二傳輸路徑360提供至傳輸電路340或傳輸電路340a。第二傳輸路徑360亦可基於第一時脈訊號CLK1'操作。
在接收操作中，第二I/O電路310中所包括的第二輸出驅動器314可將第二資料RDAT1中所包含的每一位元(或每一位元值)驅動至第二資料引腳304。在接收操作中，方向控制訊號DCON的值可被設定成「0」。第二方向控制器330可基於具有值「0」的方向控制訊號DCON來啟用第二輸出驅動器314以輸出第二資料RDAT1，且可禁用第二輸入緩衝器312。舉例而言，值「0」可為邏輯低位準或邏輯0。
基於上文所述的操作，從晶片300可經由第二資料引腳304輸出第二資料RDAT1。可將第二資料RDAT1經由資料配線124傳輸至主晶片200。無論第一時脈訊號CLK1如何，均可傳輸第二資料RDAT1(例如，與第一時脈訊號CLK1不同步)，且因此在接收操作中第二時脈引腳302及時脈配線122可不傳輸第一時脈訊 號CLK1。
在一些示例性實施例中，傳輸電路340或傳輸電路340a以及第二傳輸路徑360可基於在傳輸操作中所接收的第一時脈訊號CLK1'操作，如上文所述。換言之，從晶片300可基於經由第二時脈引腳302自主晶片200接收的第一時脈訊號CLK1'操作，而不基於由從晶片300產生的時脈訊號操作。因此，從晶片300可不包括時脈產生器，且可具有相對小的大小及較低的電力消耗。
主晶片200可經由第一資料引腳204接收第二資料RDAT1。
在接收操作中，第一I/O電路230中所包括的第一輸入緩衝器234可緩衝已自從晶片300輸出且經由第一資料引腳204接收的第二資料RDAT1，並可將所緩衝的第二資料RDAT1逐位元地傳輸至資料恢復電路250。在接收操作中，方向控制訊號DCON的值可被設定成「0」。第一方向控制器240可基於具有值「0」的方向控制訊號DCON來啟用第一輸入緩衝器234以接收第二資料RDAT1，且可禁用第一輸出驅動器232。
資料恢復電路250可基於第一時脈訊號CLK1對第二資料RDAT1進行採樣來獲得資料RD。舉例而言，資料恢復電路250可使用第一時脈訊號CLK1作為過採樣時脈訊號來對第二資料RDAT1進行採樣。
可將資料RD經由第一接收路徑270及第一匯流排280提供至主晶片200中所包括的第一記憶體裝置及/或第一資料處理 裝置。第一接收路徑270亦可基於第一時脈訊號CLK1操作。
如上文所述，由於在接收操作中並不會自從晶片300傳輸時脈訊號，因此資料恢復電路250及第一接收路徑270可基於由時脈產生器210產生的第一時脈訊號CLK1操作。
因此，可在接收操作中啟用從晶片300中的第二傳輸路徑360、傳輸電路340或傳輸電路340a以及第二輸出驅動器314，且可在接收操作中啟用主晶片200中的第一輸入緩衝器234、資料恢復電路250及第一接收路徑270。
圖4是闡述圖1所示數位處理系統的運作的時序圖。
在圖4中，MS表示主晶片200中的訊號，且SS表示從晶片300中的訊號。CLK1表示由主晶片200中的時脈產生器210產生的第一時脈訊號的波形，且CLK1'表示在傳輸操作中從晶片300所接收的第一時脈訊號的波形。TDAT1表示在傳輸操作中自主晶片200輸出的第一資料的波形，且TDAT1'表示在傳輸操作中由從晶片300接收的第一資料的波形。RDAT1表示在接收操作中自從晶片300輸出的第二資料的波形，且RDAT1'表示在接收操作中由主晶片200接收的第二資料的波形。
另外，在圖4中，每一資料中所包含的「S」是表示資料傳輸開始的開始型樣，每一資料中所包含的「E」是表示資料傳輸停止的停止型樣，「D1」、「D2」及「D3」中的每一者表示每一資料中的資訊，且「DC」表示資料傳輸的方向改變。
參考圖1、圖2、圖3A、圖3B及圖4，在傳輸操作中， 主晶片200一同輸出第一時脈訊號CLK1與第一資料TDAT1，並與第一時脈訊號CLK1同步地傳輸第一資料TDAT1(例如，基於同步方案傳輸第一資料TDAT1)。舉例而言，自主晶片200輸出的第一資料TDAT1可與第一時脈訊號CLK1的每一上升邊緣同步，如圖4中所說明。
在傳輸操作中，從晶片300一同接收第一時脈訊號CLK1'與第一資料TDAT1'。由於時脈配線122所致的延遲，由從晶片300接收的第一時脈訊號CLK1'的相位可落後於自主晶片200輸出的第一時脈訊號CLK1的相位達延遲時間DLY。類似地(例如，由於由資料配線124所致的延遲)，由從晶片300接收的第一資料TDAT1'的相位亦可落後於自主晶片200輸出的第一資料TDAT1的相位達延遲時間DLY(例如，圖4中的
Figure 107139062-A0305-02-0021-2
)。
時脈配線122的長度與資料配線124的長度可彼此實質上相同，或者時脈配線122的長度與資料配線124的長度之間的差可忽略不計。因此，從晶片300所接收的第一時脈訊號CLK1'的延遲可與從晶片300所接收的第一資料TDAT1'的延遲實質上相同。正如自主晶片200輸出的第一時脈訊號CLK1與第一資料TDAT1之間的關係一樣，從晶片300所接收的第一資料TDAT1'可與從晶片300所接收的第一時脈訊號CLK1'的每一上升邊緣同步(例如，圖4中的
Figure 107139062-A0305-02-0021-4
)。因此，從晶片300可在不使用相對複雜的電路(例如，時脈恢復電路)的情況下基於第一時脈訊號CLK1'接收並恢復第一資料TDAT1'。
自主晶片200傳輸至從晶片300的第一資料TDAT1'中的資訊D1及資訊D2可包含命令以及真實資料。若僅真實資料自主晶片200傳輸至從晶片300，則從晶片300可僅基於所接收的資料操作。若命令自主晶片200傳輸至從晶片300，則從晶片300可基於所接收的命令來操作且可需要將資料傳輸(例如，由所接收的命令指示的操作)至主晶片200。因此，當資訊D1及資訊D2中的至少一者包含命令時，可對資料傳輸執行方向改變DC以在第一資料TDAT1已自主晶片200傳輸至從晶片300之後將第二資料RDAT1自從晶片300傳輸至主晶片200。
在接收操作中，無論第一時脈訊號CLK1如何，從晶片300均會輸出(例如，傳輸)第二資料RDAT1(例如，基於非同步方案傳輸第二資料RDAT1)。舉例而言，主晶片200所接收的第二資料RDAT1'可與主晶片200中所產生的第一時脈訊號CLK1的每一上升邊緣或每一下降邊緣不同步(例如，圖4中的
Figure 107139062-A0305-02-0022-7
)，如圖4中所說明。由於資料配線124所致的延遲，主晶片200所接收的第二資料RDAT1'的相位可落後於自從晶片300輸出的第二資料RDAT1的相位達一定延遲時間(例如，圖4中的
Figure 107139062-A0305-02-0022-8
)。
如參考圖1所闡述，非同步方案可相對於主晶片200來確定。就從晶片300而言，從晶片300可使用第一時脈訊號CLK1'來輸出第二資料RDAT1，且因此自從晶片300輸出的第二資料RDAT1可與從晶片300中所使用的第一時脈訊號CLK1'同步。
在一些示例性實施例中，在傳輸操作中第一資料TDAT1 的第一傳輸速度可不同於在接收操作中第二資料RDAT1的第二傳輸速度。舉例而言，第二傳輸速度可慢於第一傳輸速度。
如上文所述，由於主晶片200所接收的第二資料RDAT1'可與主晶片200中所產生的第一時脈訊號CLK1不同步，因此主晶片200應包括相對複雜的電路(例如，圖2中的資料恢復電路250)以接收並恢復第二資料RDAT1'。設計資料恢復電路可隨著傳輸速度(或資料速率)的增大而變困難，且因此第二傳輸速度可被設定成慢於第一傳輸速度以簡化資料恢復電路的結構。此外，通常，主晶片200控制從晶片300且以相對高的速度實時地將資料傳輸至從晶片300，且從晶片300以相對低的速度非實時地將資料傳輸至主晶片200，在此種情形中，第二傳輸速度可被設定成慢於第一傳輸速度。
舉例而言，圖4說明第二傳輸速度是第一傳輸速度的四分之一(例如，第一傳輸速度是第二傳輸速度的四倍)的實例。在傳輸操作中，第一資料TDAT1可與第一時脈訊號CLK1的每一上升邊緣同步，且第一資料TDAT1中的一個位元的長度可對應於第一時脈訊號CLK1的一個週期。在圖3A的實例中的接收操作中，第二資料RDAT1可與第一時脈訊號CLK1'的第4*N號上升邊緣同步，且第二資料RDAT1中的一個位元的長度可對應於第一時脈訊號CLK1'的四個週期。在圖3B的實例中的接收操作中，可藉由將第一時脈訊號CLK1'除以4來產生經分頻時脈訊號，且第二資料RDAT1可與經分頻時脈訊號的每一上升邊緣同步。
在一些示例性實施例中，開始型樣S及停止型樣E中的每一者可以是具有一個或多個位元的資料。舉例而言，當開始型樣S自「1」轉變為「0」時，此可表示資料(例如，第一資料TDAT1或第二資料RDAT1)的傳輸開始。舉例而言，當停止型樣E是「1」時或當停止型樣E被維持為「1」時，此可表示資料的傳輸停止。舉例而言，緊接在停止型樣E之前的位元的值可以是「0」或「1」。
在一些示例性實施例中，儘管圖4中未說明，但當第二傳輸速度被設定成第一傳輸速度的四分之一時，主晶片200中的資料恢復電路250可使用第一時脈訊號CLK1作為4x過採樣時脈訊號來對第二資料RDAT1'進行採樣。舉例而言，可藉由以下操作來對第二資料RDAT1'進行採樣：執行同步過程以選擇過採樣時脈訊號的多個時脈相位中的一者，並使用與在所述同步過程期間所選擇的時脈相位處於同一位置處的時脈相位來執行採樣過程以對第二資料RDAT1'中所包含的每一位元值進行採樣。舉例而言，可藉由以下操作來對第二資料RDAT1'進行採樣：使用至少兩個正反器來產生與過採樣時脈訊號的每一週期中所選擇時脈相位相關聯的多個時脈相位選擇訊號，並使用與所述多個時脈相位選擇訊號相關聯的時脈相位來在過採樣時脈訊號的每一週期中對第二資料RDAT1'中所包含的每一位元值進行採樣。
儘管圖4說明第二傳輸速度被設定成第一傳輸速度的四分之一的實例，但本發明概念並不僅限於該些實例。舉例而言，第二傳輸速度可被設定成第一傳輸速度的二分之一、第一傳輸速 度的八分之一等，且資料恢復電路250可使用第一時脈訊號CLK1作為2x過採樣時脈訊號、作為8x過採樣時脈訊號等來對第二資料RDAT1'進行採樣。
如上文所述，可基於同步方案執行傳輸操作，在所述同步方案中，第一資料TDAT1與第一時脈訊號CLK1同步地傳輸，可基於非同步方案執行接收操作，在所述非同步方案中，無論第一時脈訊號CLK1如何，均傳輸第二資料RDAT1'，且傳輸操作及接收操作可基於依據同一協定的同一介面來執行。舉例而言，可基於依據同一協定的同一介面來產生、傳輸及恢復第一資料TDAT1及第二資料RDAT1，在所述協定中，資訊D1、資訊D2及資訊D3中的每一者排列於開始型樣S與停止型樣E之間。
根據示例性實施例的主晶片200及包括主晶片200的數位處理系統100可包括具同步與非同步通訊之混合的數位介面。可基於同步方案來執行將第一資料TDAT1自主晶片200傳輸至從晶片300的傳輸操作(或寫入操作)，且因此可以相對高的速度傳輸第一資料TDAT1。可基於非同步方案來執行將第二資料RDAT1自從晶片300傳輸至主晶片200的接收操作(或讀取操作)，且因此可靈活地設定因應於來自主晶片200的命令而傳輸第二資料RDAT1的時間，且各種類型的從晶片可受到支援。
此外，當主晶片200及從晶片300分別包括一個資料引腳204及一個資料引腳304，且接收操作的速度被設定成慢於傳輸操作的速度時，主晶片200及從晶片300可在不發生效能劣化的 情況下具有相對小的大小、簡單的結構及低的電力消耗。
然而，本發明概念並不僅限於每一晶片包括一個資料引腳的該些實例。舉例而言，根據本發明概念的一些示例性實施例的晶片可包括兩個或更多個資料引腳，且可使用同一資料配線來執行傳輸操作及接收操作。
圖5、圖6及圖7是說明根據一些示例性實施例的數位處理系統的方塊圖。
參考圖5，數位處理系統100a包括主晶片200及從晶片300a。數位處理系統100a可更包括時脈配線122、資料配線124、第一時脈源130、第二時脈源140及板110。
圖5的數位處理系統100a可與圖1的數位處理系統100實質上相同，唯有數位處理系統100a更包括第二時脈源140且從晶片300a的結構被部分地修改除外。圖5中的第一時脈源130可對應於圖1中的時脈源130。因此，將不再進行贅述。
正如第一時脈源130一樣，第二時脈源140可產生參考時脈訊號RCLKS。自第一時脈源130產生的參考時脈訊號RCLKM可被稱為主時脈訊號，且自第二時脈源140產生的參考時脈訊號RCLKS可被稱為從時脈訊號。如圖5中所說明，主時脈訊號的時脈源130與從時脈訊號的時脈源140可彼此分開，然而，主時脈訊號的頻率與從時脈訊號的頻率可彼此實質上相同。
可將自第二時脈源140產生的參考時脈訊號RCLKS提供至從晶片300a，且從晶片300a可基於參考時脈訊號RCLKS產生 第二時脈訊號。舉例而言，與圖3A及圖3B的實例不同，從晶片300a可更包括基於參考時脈訊號RCLKS產生第二時脈訊號的第二時脈產生器。儘管圖5中未說明，但從晶片300a可基於第二時脈訊號操作，且傳輸電路340或傳輸電路340a以及第二接收路徑350可接收第二時脈訊號以基於所述第二時脈訊號而非基於第一時脈訊號CLK1'操作。
在一些示例性實施例中，第二時脈訊號的頻率可與第一時脈訊號CLK1的頻率實質上相同或不同。
參考圖6，數位處理系統100b包括主晶片200b及從晶片300b。數位處理系統100b可更包括時脈配線122、第一資料配線124、第二資料配線126、時脈源130及板110。
圖6的數位處理系統100b可與圖1的數位處理系統100實質上相同，唯有數位處理系統100b更包括第二資料配線126且主晶片200b及從晶片300b的結構被部分地修改除外。圖6中的第一資料配線124可對應於圖1中的資料配線124。因此，將不再進行贅述。
主晶片200b及從晶片300b中的每一者包括一個時脈引腳及兩個資料引腳。舉例而言，主晶片200b包括第一時脈引腳202及第一資料引腳204，且從晶片300b包括第二時脈引腳302及第二資料引腳304。從晶片300b可更包括第三資料引腳306，且主晶片200b可更包括第四資料引腳206。第一資料配線124可以是對第一資料引腳204與第三資料引腳306進行電性連接的單條配 線，且第二資料配線126可以是對第二資料引腳304與第四資料引腳206進行電性連接的單條配線。
在圖6的實例中，可經由不同的資料配線124及126來執行傳輸操作及接收操作。在傳輸操作中，可將經由第一資料引腳204自主晶片200b輸出的第一資料TDAT1經由第一資料配線124及第三資料引腳306傳輸至從晶片300b。在接收操作中，可將經由第二資料引腳304自從晶片300b輸出的第二資料RDAT1經由第二資料配線126及第四資料引腳206傳輸至主晶片200b。
與圖2中的主晶片200不同，主晶片200b中所包括的第一輸入緩衝器234可連接至第四資料引腳206，而非連接至第一資料引腳204。在此實例中，儘管圖6中未說明，但可省略第一方向控制器240。
與圖3A及圖3B中的從晶片300不同，從晶片300b中所包括的第二輸入緩衝器312可連接至第三資料引腳306，而非連接至第二資料引腳304。在此實例中，儘管圖6中未說明，但可省略第二方向控制器330。
參考圖7，數位處理系統100c包括主晶片200c及第一從晶片300。數位處理系統100c可更包括第二從晶片400、第一時脈配線122、第一資料配線124、第二時脈配線127、第二資料配線129、時脈源130及板110。
圖7的數位處理系統100c可與圖1的數位處理系統100實質上相同，唯有數位處理系統100c更包括第二從晶片400、第 二時脈配線127及第二資料配線129且主晶片200c的結構被部分地修改除外。圖7中的第一從晶片300、第一時脈配線122及第一資料配線124可分別對應於圖1中的從晶片300、時脈配線122及資料配線124。因此，將不再進行贅述。
主晶片200c包括第一時脈引腳202及第一資料引腳204，且可更包括第三時脈引腳207及第三資料引腳209。第二從晶片400可包括第四時脈引腳402及第四資料引腳404。第二時脈配線127可以是對第三時脈引腳207與第四時脈引腳402進行電性連接的單條配線，且第二資料配線129可以是對第三資料引腳209與第四資料引腳404進行電性連接的單條配線。
可基於同步方案執行第二傳輸操作，在所述第二傳輸操作中，第三資料TDAT2自主晶片200c傳輸至第二從晶片400，在所述同步方案中，經由第三時脈引腳207自主晶片200c輸出的第二時脈訊號CLK2與經由第三資料引腳209自主晶片200c輸出的第三資料TDAT2被一同提供且第三資料TDAT2與第二時脈訊號CLK2同步地傳輸。可基於非同步方案執行第二接收操作，在所述第二接收操作中，第四資料RDAT2自第二從晶片400傳輸至主晶片200c，在所述非同步方案中，無論第二時脈訊號CLK2如何，經由第四資料引腳404自第二從晶片400輸出的第四資料RDAT2均被傳輸。
正如圖2的主晶片200一樣，主晶片200c可包括與第一從晶片300進行通訊的時脈產生器210、傳輸同步電路220、第一 I/O電路230、第一方向控制器240、資料恢復電路250、第一傳輸路徑260及第一接收路徑270。此外，主晶片200c可更包括與第二從晶片400進行通訊的時脈產生器、傳輸同步電路、I/O電路、方向控制器、資料恢復電路、傳輸路徑及接收路徑。第二從晶片400的結構可與圖3A及圖3B的從晶片300實質上相同。
儘管圖5及圖6中未說明，但根據一些示例性實施例的數位處理系統可被實施為每一晶片具有獨立時脈源的圖5所示結構以及用於傳輸操作的資料引腳及用於接收操作的資料引腳彼此分開的圖6所示結構。
儘管圖7說明數位處理系統包括一個主晶片200c以及兩個從晶片300及400的實例，但本發明概念並不僅限於此。舉例而言，數位處理系統可包括一個主晶片及多個從晶片，且可被實施為圖5所示結構及圖6所示結構中的至少一者。
圖8是說明根據示例性實施例的數位處理方法的流程圖。
參考圖1及圖8，根據一些示例性實施例的數位處理方法是在主晶片200與從晶片300之間執行。主晶片包括第一時脈引腳202及第一資料引腳204，且從晶片300包括第二時脈引腳302及第二資料引腳304。
在根據一些示例性實施例的數位處理方法中，基於同步方案執行傳輸操作，在所述傳輸操作中，第一資料TDAT1自主晶片200傳輸至從晶片300，在所述同步方案中，經由第一時脈引腳 202自主晶片200輸出的第一時脈訊號CLK1與經由第一資料引腳204自主晶片200輸出的第一資料TDAT1被一同提供且第一資料TDAT1與第一時脈訊號CLK1同步地傳輸(步驟S100)。
基於非同步方案執行接收操作，在接收操作中，第二資料RDAT1自從晶片300傳輸至主晶片200，在所述非同步方案中，無論第一時脈訊號CLK1如何，經由第二資料引腳304自從晶片300輸出的第二資料RDAT1均被傳輸(步驟S200)。接收操作可因應於主晶片200的在傳輸操作中傳輸至從晶片300的命令而執行。
圖9是說明執行圖8中所示傳輸操作的實例的流程圖。圖10是說明執行圖8中所示接收操作的實例的流程圖。
參考圖2、圖3A、圖3B、圖4、圖8及圖9，在執行傳輸操作的過程中(例如，在步驟S100中)，主晶片200中所包括的時脈產生器210可基於參考時脈訊號RCLK產生第一時脈訊號CLK1(步驟S110)。
主晶片200中所包括的傳輸同步電路220可使將在傳輸操作中傳輸的資料TD與第一時脈訊號CLK1同步以產生第一資料TDAT1(步驟S120)。
主晶片200可將第一時脈訊號CLK1與第一資料TDAT1分別經由第一時脈引腳202、以及第一輸出驅動器232及第一資料引腳204一同傳輸至從晶片300(步驟S130)。第一時脈訊號CLK1及第一資料TDAT1可分別經由時脈配線122及資料配線124傳輸 至從晶片300。
從晶片300可分別經由第二時脈引腳302及第二資料引腳304接收第一時脈訊號CLK1及第一資料TDAT1。從晶片300中所包括的接收電路320可基於所接收的第一時脈訊號CLK1'接收第一資料TDAT1(步驟S140)，且可獲得資料TD。
參考圖2、圖3A、圖3B、圖4、圖8及圖10，在執行接收操作的過程中(例如，在步驟S200中)，從晶片300中所包括的傳輸電路340或傳輸電路340a可基於在傳輸操作中所接收的第一時脈訊號CLK1'來設定將在接收操作中傳輸的資料RD的傳輸速度，以使第二資料RDAT1的傳輸速度慢於第一資料TDAT1的傳輸速度(步驟S210)。設定第二資料RDAT1的傳輸速度的操作可與參考圖2、圖3A、圖3B及圖4所闡述的實質上相同。
從晶片300可將第二資料RDAT1經由第二輸出驅動器314及第二資料引腳304傳輸至主晶片200(步驟S220)。
主晶片200中所包括的資料恢復電路250可藉由基於第一時脈訊號CLK1'對第二資料RDAT1進行採樣來恢復第二資料RDAT1中所包含的資訊(例如，資訊D3)(步驟S230)，並可獲得資料RD。恢復資訊的操作可與參考圖2、圖3A、圖3B及圖4所闡述的實質上相同。
圖11是說明根據示例性實施例的數位處理系統的方塊圖。
參考圖11，數位處理系統1000包括主裝置1100以及多 個從裝置1200、1300、1400、1500、1600、1700、1800及1900。數位處理系統1000可更包括時脈源1130。
主裝置1100可以是可控制從裝置1200至從裝置1900中的每一者的處理器。獨立單條時脈配線及獨立單條資料配線可連接於主裝置1100與從裝置1200至從裝置1900中的每一者之間。如上文所述，主裝置1100可被實施為基頻數據機處理器晶片，所述基頻數據機處理器晶片是可用作數據機及AP或行動AP二者的晶片，但本發明概念並不僅限於此。
所述多個從裝置1200至1900可包括射頻積體電路(radio frequency integrated circuit，RFIC)1200、電力管理積體電路(power management integrated circuit，PMIC)1300、電源供應模組1400、無線區域網(wireless local area network，WLAN)模組1500、感測器1600、指紋識別模組1700、觸控式螢幕控制器1800及顯示器驅動器積體電路(display driver IC，DDI)1900。RFIC 1200可包括至少一個連接晶片。舉例而言，連接晶片可包括用於行動通訊的晶片1210、用於WLAN的晶片1220、用於藍芽通訊的晶片1230、用於全球導航衛星系統(GNSS)通訊的晶片1240、用於處理FM音訊/視訊的晶片1250及/或用於近場通訊(NFC)的晶片1260，但本發明概念並不僅限於此。
本發明可用於包括資料傳輸及接收設備的各種積體電路、裝置及/或系統，諸如個人電腦、膝上型電腦、行動電話、智慧型電話、平板電腦、PDA、EDA、PMP、數位相機、音樂播放 器、可攜式遊戲機、導航裝置、可穿戴式裝置、IoT裝置、IoE裝置、電子書、VR裝置或AR裝置。
上述內容是對示例性實施例的說明且不應被視為對示例性實施例的限制。儘管已闡述了數個示例性實施例，但熟習此項技術者將易於瞭解，可在不實質上背離本發明的新穎教示及優點的情況下對示例性實施例做出諸多修改。因此，所有該些修改旨在包含於申請專利範圍中所界定的本發明範疇內。因此，應理解上述內容是對各種示例性實施例的說明且不應被視為限制於所揭露的具體示例性實施例，且對所揭露示例性實施例的修改以及其他示例性實施例旨在包含於隨附申請專利範圍的範疇內。
100:數位處理系統
110:板
122:時脈配線/第一時脈配線
124:資料配線/第一資料配線
130:時脈源/第一時脈源
200:主晶片
202:第一時脈引腳
204:第一資料引腳/資料引腳
300:從晶片/第一從晶片
302:第二時脈引腳
304:第二資料引腳/資料引腳
CLK1:第一時脈訊號
RCLK:參考時脈訊號
RDAT1:第二資料
TDAT1:第一資料

Claims (20)

  1. 一種數位處理系統，包括：主晶片，包括第一時脈引腳及第一資料引腳；以及第一從晶片，包括第二時脈引腳及第二資料引腳，其中所述數位處理系統被配置成基於第一同步方案執行第一傳輸操作，在所述第一傳輸操作中，第一資料自所述主晶片傳輸至所述第一從晶片，在所述第一同步方案中，經由所述第一時脈引腳自所述主晶片輸出的第一時脈訊號與經由所述第一資料引腳自所述主晶片輸出的所述第一資料被一同提供且所述第一資料與所述第一時脈訊號同步地傳輸，且其中響應於自所述主晶片傳輸的所述第一資料中包括的命令，所述數位處理系統更被配置成執行第一接收操作，在所述第一接收操作中，第二資料基於方案自所述第一從晶片傳輸至所述主晶片，使得經由所述第二資料引腳自所述第一從晶片輸出的所述第二資料不與所述第一時脈訊號的每一上升邊緣或每一下降邊緣同步。
  2. 如申請專利範圍第1項所述的數位處理系統，其中所述第一傳輸操作與所述第一接收操作是基於同一介面執行的。
  3. 如申請專利範圍第1項所述的數位處理系統，更包括：第一資料配線，對所述第一資料引腳與所述第二資料引腳進行連接。
  4. 如申請專利範圍第3項所述的數位處理系統，其中： 所述數位處理系統更被配置成在所述第一傳輸操作中將經由所述第一資料引腳自所述主晶片輸出的所述第一資料經由所述第一資料配線及所述第二資料引腳傳輸至所述第一從晶片；且所述數位處理系統更被配置成在所述第一接收操作中將經由所述第二資料引腳自所述第一從晶片輸出的所述第二資料經由所述第一資料配線及所述第一資料引腳傳輸至所述主晶片。
  5. 如申請專利範圍第1項所述的數位處理系統，其中：所述第一從晶片更包括第三資料引腳；所述主晶片更包括第四資料引腳；且所述數位處理系統更包括：第一資料配線，對所述第一資料引腳與所述第三資料引腳進行連接，以及第二資料配線，對所述第二資料引腳與所述第四資料引腳進行連接。
  6. 如申請專利範圍第5項所述的數位處理系統，其中：所述數位處理系統更被配置成在所述第一傳輸操作中將經由所述第一資料引腳自所述主晶片輸出的所述第一資料經由所述第一資料配線及所述第三資料引腳傳輸至所述第一從晶片；以及所述數位處理系統更被配置成在所述第一接收操作中將經由所述第二資料引腳自所述第一從晶片輸出的所述第二資料經由所述第二資料配線及所述第四資料引腳傳輸至所述主晶片。
  7. 如申請專利範圍第1項所述的數位處理系統，其中所述 第一傳輸操作中所述第一資料的第一傳輸速度不同於所述第一接收操作中所述第二資料的第二傳輸速度。
  8. 如申請專利範圍第7項所述的數位處理系統，其中所述第二傳輸速度慢於所述第一傳輸速度。
  9. 如申請專利範圍第1項所述的數位處理系統，其中所述主晶片與所述第一從晶片安裝於同一印刷電路板(PCB)上。
  10. 如申請專利範圍第1項所述的數位處理系統，更包括：時脈配線，對所述第一時脈引腳與所述第二時脈引腳進行連接，且其中所述數位處理系統更被配置成在所述第一傳輸操作中將經由所述第一時脈引腳自所述主晶片輸出的所述第一時脈訊號經由所述時脈配線及所述第二時脈引腳傳輸至所述第一從晶片。
  11. 如申請專利範圍第10項所述的數位處理系統，其中所述第一從晶片被配置成基於經由所述第二時脈引腳自所述主晶片接收的所述第一時脈訊號來操作。
  12. 如申請專利範圍第11項所述的數位處理系統，其中：所述第一從晶片被配置成基於所接收的所述第一時脈訊號產生經分頻時脈訊號，並基於所述經分頻時脈訊號將所述第二資料傳輸至所述主晶片以使所述第二資料的傳輸速度慢於所述第一資料的傳輸速度；且所述主晶片被配置成自所述第一從晶片接收所述第二資料並基於所述第一時脈訊號對所接收的所述第二資料進行採樣。
  13. 如申請專利範圍第1項所述的數位處理系統，其中：所述主晶片更包括第三時脈引腳及第三資料引腳；所述數位處理系統更包括第二從晶片，所述第二從晶片包括第四時脈引腳及第四資料引腳；所述數位處理系統更被配置成基於第二同步方案執行第二傳輸操作，在所述第二傳輸操作中，第三資料自所述主晶片傳輸至所述第二從晶片，在所述第二同步方案中，經由所述第三時脈引腳自所述主晶片輸出的第二時脈訊號與經由所述第三資料引腳自所述主晶片輸出的所述第三資料被一同提供且所述第三資料與所述第二時脈訊號同步地傳輸，且所述數位處理系統更被配置成基於所述方案執行第二接收操作，在所述第二接收操作中，第四資料自所述第二從晶片傳輸至所述主晶片，在所述方案中，無論所述第二時脈訊號如何，經由所述第四資料引腳自所述第二從晶片輸出的所述第四資料均被傳輸。
  14. 如申請專利範圍第1項所述的數位處理系統，更包括：時脈源，被配置成產生參考時脈訊號，且其中所述主晶片被配置成基於所述參考時脈訊號產生所述第一時脈訊號。
  15. 一種主晶片，被配置成與至少一個從晶片進行通訊，所述主晶片包括：第一時脈引腳，被配置成在傳輸操作中輸出第一時脈訊號， 在所述傳輸操作中，第一資料自所述主晶片傳輸至所述至少一個從晶片；以及第一資料引腳，被配置成在所述傳輸操作中輸出所述第一資料，其中所述主晶片被配置成基於同步方案執行所述傳輸操作，在所述同步方案中，所述第一時脈訊號與所述第一資料被一同提供且所述第一資料與所述第一時脈訊號同步地傳輸，且其中響應於自所述主晶片傳輸的所述第一資料中包括的命令，所述主晶片更被配置成執行接收操作，在所述接收操作中，第二資料基於方案自所述至少一個從晶片傳輸至所述主晶片，使得所述第二資料不與所述第一時脈訊號的每一上升邊緣或每一下降邊緣同步。
  16. 如申請專利範圍第15項所述的主晶片，其中：所述第一資料引腳經由單條資料配線連接至所述至少一個從晶片的資料引腳；且所述主晶片被配置成在所述接收操作中經由所述第一資料引腳自所述至少一個從晶片接收所述第二資料。
  17. 如申請專利範圍第15項所述的主晶片，更包括：時脈產生器，被配置成基於參考時脈訊號產生所述第一時脈訊號；傳輸同步電路，被配置成在所述傳輸操作中與所述第一時脈訊號同步地輸出所述第一資料；以及 資料恢復電路，被配置成在所述接收操作中基於所述第一時脈訊號對所述第二資料進行採樣。
  18. 一種在主晶片與從晶片之間執行的數位處理方法，所述主晶片包括第一時脈引腳及第一資料引腳，所述從晶片包括第二時脈引腳及第二資料引腳，所述數位處理方法包括：基於同步方案執行傳輸操作，在所述傳輸操作中，第一資料自所述主晶片傳輸至所述從晶片，在所述同步方案中，經由所述第一時脈引腳自所述主晶片輸出的第一時脈訊號與經由所述第一資料引腳自所述主晶片輸出的所述第一資料被一同提供且所述第一資料與所述第一時脈訊號同步地傳輸；以及執行接收操作，在所述接收操作中，第二資料基於方案自所述從晶片傳輸至所述主晶片，在所述方案中，響應於自所述主晶片傳輸的所述第一資料中包括的命令，經由所述第二資料引腳自所述從晶片輸出的所述第二資料不與所述第一時脈訊號的每一上升邊緣或每一下降邊緣同步。
  19. 如申請專利範圍第18項所述的數位處理方法，其中執行所述傳輸操作包括：由所述主晶片基於參考時脈訊號產生所述第一時脈訊號；由所述主晶片使所述第一資料與所述第一時脈訊號同步；由所述主晶片將所述第一時脈訊號與所述第一資料一同傳輸至所述從晶片；以及由所述從晶片基於所述第一時脈訊號接收所述第一資料。
  20. 如申請專利範圍第19項所述的數位處理方法，其中執行所述接收操作包括：由所述從晶片基於所接收的所述第一時脈訊號設定所述第二資料的傳輸速度，以使所述第二資料的傳輸速度慢於所述第一資料的傳輸速度；由所述從晶片將所述第二資料傳輸至所述主晶片；以及由所述主晶片藉由基於所述第一時脈訊號對所接收的所述第二資料進行採樣來恢復所述第二資料中所包含的資訊。
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