TWI567898B - 形成具有對半導體晶粒的接觸墊減少開口之再鈍化層的半導體裝置及方法 - Google Patents

Description

形成具有對半導體晶粒的接觸墊減少開口之再鈍化層的半導體裝置及方法

本發明一般而言關於半導體裝置，尤其關於在半導體晶粒上形成再鈍化層的半導體裝置和方法，其減少對接觸墊的開口而有較佳的重分布層(redistribution layer，RDL)校準容許公差。

半導體裝置通常出現於現代的電子產品。半導體裝置的電元件數量和密度多所變化。個別的半導體裝置一般包含一種電元件，譬如發光二極體(light emitting diode，LED)、小訊號電晶體、電阻、電容、電感、功率金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。整合的半導體裝置典型而言包含數以百計到數以百萬計的電元件。整合的半導體裝置範例包括微控制器、微處理器、電荷耦合裝置(charged-coupled device，CCD)、太陽能電池、數位微反射鏡裝置(digital micro-mirror device，DMD)。

半導體裝置執行廣泛的功能，例如高速計算、傳送和接收電磁訊號、控制電子裝置、把日光轉換成電力、產生視學投影以用於電視顯示。半導體裝置出現於娛樂、通訊、功率轉換、網路、電腦、消費性產品等領域。半導體裝置也出現於軍事用途、航空、汽車、工業控制器、辦公設備。

半導體裝置利用半導體材料的電性質。半導體材料的原子結構允許藉由施加電場或基礎電流或經由摻雜過程來操控其導電度。摻雜把雜質引入半導體材料裡以調整和控制半導體裝置的導電度。

半導體裝置包含主動和被動電結構。主動結構包括雙極和場效電晶體，其控制電流的流動。藉由改變摻雜程度和施加電場或基礎電流，則電晶體促進或限制電流的流動。被動結構包括電阻、電容、電感，其在電壓和電流之間產生執行多樣電功能所必需的關係。被動和主動結構電連接以形成電路，其使半導體裝置能夠執行高速計算和其他有用的功能。

半導體裝置一般使用二複雜的製程來製造，亦即前端製造和後端製造，各可能涉及數以百計的步驟。前端製造涉及在半導體晶圓的表面上形成多個晶粒。每個晶粒典型而言是相同的，並且包含電連接主動和被動元件所形成電路。後端製造涉及從完成的晶圓單離出單獨的晶粒，並且封裝晶粒以提供結構支持和環境隔離。

半導體製造的一項目標是要製造較小的半導體裝置。較小的裝置典型而言消耗較少的功率、具有更高的性能表現、可以更有效率地製造。此外，較小的半導體裝置具有較小的佔據面積，此對於較小的末端產品是合意的。較小的晶粒尺寸可以藉由改善前端製程而達成，其造成的晶粒具有較小、更高密度的主動和被動元件。後端製程可以藉由改善交互電連接和封裝材料而達成具有較小佔據面積的半導體裝置封裝。

於大多數的半導體裝置，半導體晶粒容易於包封期間偏移。半導體晶粒的位置偏移可以使接觸墊校準偏移多達±20微米，特別是於扇出晶圓級晶片尺寸封裝(fan-out wafer level chip scale package，FO-WLCSP)。晶粒偏移由於接觸墊和後續RDL之間可能未校準，故限制了可達成的最小間距。舉例而言，在60微米接觸墊上的50×50微米開口和20微米通孔僅具有±15微米的校準容許公差，此小於±20微米之可能的晶粒偏移。結果，FO-WLCSP經常需要金屬沉積和圖案化，此增加製造成本。此外，某些半導體製造設備需要特殊的校準標記來達成必需的容許公差。

需要改善接觸墊和RDL之間的校準以達成降低間距的要求。據此，於一具體態樣，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶圓，其具有多個半導體晶粒，每個晶粒帶有主動表面；形成第一導電層於主動表面上；形成第一絕緣層於主動表面和第一導電層上；形成再鈍化層於第一絕緣層和第一導電層上；形成通孔穿過再鈍化層而延伸至第一導電層；將半導體晶圓單一化以分開半導體晶粒；沉積膠封物於半導體晶粒上；形成第二絕緣層於再鈍化層和膠封物上；形成第二導電層於再鈍化層和第一導電層上；以及形成第三絕緣層於第二導電層和第二絕緣層上。

於另一具體態樣，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶圓，其具有主動表面；形成第一導電層於主動表面上；形成第一絕緣層於主動表面和第一導電層上；形成再鈍化層於第一絕緣層和第一導電層上；形成通孔穿過再鈍化層而延伸至第一導電層；將半導體晶圓單一化以分開半導體晶粒；沉積膠封物於半導體晶粒上；形成第二導電層於再鈍化層和第一導電層上；形成第二絕緣層於第二導電層和再鈍化層上；形成第三導電層於第二絕緣層和第二導電層上；以及形成第三絕緣層於第三導電層上。

於另一具體態樣，本發明是製作半導體裝置的方法，其包括以下步驟：提供半導體晶粒；形成第一導電襯墊於半導體晶粒的主動表面上；形成鈍化層於第一導電襯墊和半導體晶粒上；形成通孔穿過鈍化層而延伸至第一導電襯墊；沉積膠封物於半導體晶粒上；形成第一絕緣層於鈍化層和膠封物上；形成第二導電層於鈍化層和第一導電襯墊上；以及形成第二絕緣層於第二導電層和第一絕緣層上。

於另一具體態樣，本發明是半導體裝置，其包括半導體晶粒和形成於半導體晶粒之主動表面上的第一導電層。再鈍化層形成於第一導電層和半導體晶粒上。通孔形成為穿過再鈍化層而延伸至第一導電層。膠封物沉積於半導體晶粒上。第一絕緣層形成於再鈍化層和膠封物上。第二導電層形成於再鈍化層和第一導電層上。第三絕緣層形成於第二導電層和第一絕緣層上。

於底下參考圖式的敘述，本發明是以一或更多個具體態樣來描述，其中相同的數字代表相同或類似的元件。雖然本發明是以達到本發明目的之最佳模式來敘述，熟於此技藝者將體會出其打算涵蓋可以包括於本發明精神和範圍裡的替代方案、修改和等效者，就如以下揭示和圖式所支持之所附申請專利範圍及其等效者所界定的。

半導體裝置一般使用二複雜的製程來製造：前端製造和後端製造。前端製造涉及在半導體晶圓的表面上形成多個晶粒。晶圓上的每個晶粒包含主動和被動電元件，其係電連接以形成具有功能的電路。例如電晶體和二極體的主動電元件具有控制電流流動的能力。例如電容、電感、電阻、變壓器的被動電元件則在電壓和電流之間產生執行電路功能所必需的關係。

被動和主動元件藉由一系列的製程步驟而形成於半導體晶圓的表面上，包括摻雜、沉積、光微影術、蝕刻、平坦化。摻雜藉由例如離子植入或熱擴散的技術而把雜質引入半導體材料裡。摻雜過程修改了主動裝置之半導體材料的導電度，而把半導體材料轉變為絕緣體、導體，或者回應於電場或基礎電流而動態改變半導體材料的導電度。電晶體包含變化摻雜種類和程度的安排區域，其係必須的以使電晶體在施加電場或基礎電流時能夠促進或限制電流的流動。

主動和被動元件是由具有不同電性質的多層材料所形成。諸層可以由各式各樣的沉積技術所形成，該技術部分是由所要沉積的材料類型所決定。舉例而言，薄膜沉積可能涉及化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、電解電鍍、無電鍍等過程。每層一般會做出圖案以形成主動元件、被動元件或元件之間電連接的部分。

諸層可以使用光微影術來做出圖案，其涉及沉積光敏材料(譬如光阻)於要做出圖案的層上。圖案使用光而從光罩轉移至光阻。使用溶劑來移除光阻圖案受到光的部分，而暴露出要做出圖案之部分的底層。再移除光阻的剩餘者，則留下做出圖案的層。另外可以選擇的是某些種類的材料使用例如無電鍍和電解電鍍的技術，而直接沉積材料到之前沉積/蝕刻過程所形成區域或孔洞裡以做出圖案。

沉積薄膜材料於既存圖案上可以放大底下的圖案並且產生不均勻平坦的表面。均勻平坦的表面乃需要用來製造較小的、更緊密堆疊的主動和被動元件。平坦化可以用來移除晶圓表面的材料並且產生均勻平坦的表面。平坦化涉及以拋光墊來拋光晶圓的表面。研磨材料和腐蝕性化學品於拋光期間添加於晶圓表面。結合研磨劑的機械作用和化學品的腐蝕作用則移除了任何不規則的表面型態，導致均勻平坦的表面。

後端製造是指切割或單一化完成的晶圓成為單獨的晶粒，然後封裝晶粒以達到結構支持和環境隔離。為了單一化晶粒，晶圓沿著稱為鋸道或鋸線的晶圓非功能性區域加以刻劃和折斷。晶圓使用雷射切割工具或鋸片來單一化。單一化之後，單獨的晶粒安裝於封裝基板，其包括針腳或接觸墊以用於與其他的系統元件做交互連接。形成於半導體晶粒上的接觸墊然後連接於封裝裡的接觸墊。電連接可以採用焊料凸塊、銷栓凸塊、導電膏或打線接合來製作。膠封物或其他模製材料則沉積於封裝上以提供實體支持和電隔離。完成的封裝然後插入電系統，並且半導體裝置的功能性便可用於其他的系統元件。

圖1示範的電子裝置50具有晶片載體基板或印刷電路板(printed circuit board，PCB) 52，而有多個半導體封裝安裝在其表面上。電子裝置50可以具有一種半導體封裝或多種半導體封裝，此視用途而定。為了示範，不同種類的半導體封裝顯示於圖1

電子裝置50可以是單獨的系統，其使用半導體封裝以執行一或更多種電功能。另外可以選擇的是電子裝置50是更大系統的次元件。舉例而言，電子裝置50可以是圖形卡、網路介面卡或其他訊號處理卡，其可以插入電腦。半導體封裝可以包括微處理器、記憶體、特定應用積體電路(application specific integrated circuit，ASIC)、邏輯電路、類比電路、RF電路、個別分離的裝置或其他的半導體晶粒或電元件。

於圖1，PCB 52提供一般基板以結構支持和交互電連接安裝於PCB上的半導體封裝。傳導訊號線54使用蒸鍍、電解電鍍、無電鍍、網印或其他適合的金屬沉積過程而形成於PCB 52的表面上或諸層裡。訊號線54提供半導體封裝、安裝的元件、其他外部系統元件之間各者的電溝通。訊號線54也提供電力和接地連接至每個半導體封裝。

於某些具體態樣，半導體裝置具有二個封裝層級。第一層級封裝是用於機械和電附著半導體晶粒於中間載體的技術。第二層級封裝涉及機械和電附著中間載體於PCB。於其他具體態樣，半導體裝置可以僅具有第一層級封裝，其中晶粒直接機械和電安裝於PCB。

為了示範說明，幾種第一層級封裝(包括打線接合封裝56和覆晶58)乃顯示於PCB 52上。此外，幾種第二層級封裝，包括球柵格陣列(ball grid array，BGA) 60、凸塊晶片載體(凸塊chip載體，BCC) 62、雙排腳封裝(dual in-line package，DIP) 64、接點柵格陣列(land grid array，LGA) 66、多晶片模組(multi-chip module，MCM) 68、四面扁平無引線封裝(quad flat non-leaded package，QFN) 70、四面扁平封裝72，乃顯示安裝於PCB 52上。視系統需求而定，建構為第一和第二層級封裝型式之任意組合的半導體封裝的任何組合以及其他電子元件都可以連接於PCB 52。於某些具體態樣，電子裝置50包括單一附著的半導體封裝，而其他具體態樣需要多個交互連接的封裝。藉由結合一或更多個半導體封裝於單一基板上，製造商可以把預先製造的元件併入電子裝置和系統裡。因為半導體封裝包括精密的功能性，所以電子裝置可以使用比較便宜的元件和流線的製程來製造。所得的裝置不太可能失效，並且製造上也比較不昂貴，以致消費者的花費也較低。

圖2a~2c顯示範例性的半導體封裝。圖2a示範安裝於PCB 52上之DIP 64的進一步細節。半導體晶粒74包括含有類比或數位電路的作用區域，該等電路乃實現成晶粒裡形成主動裝置、被動裝置、導電層、介電層，並且依據晶粒的電設計而交互電連接。舉例而言，電路可以包括形成於半導體晶粒74之作用區域裡的一或更多個電晶體、二極體、電感、電容、電阻、其他的電路元件。接觸墊76是由導電材料(例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag))所做的一或更多層，並且電連接於半導體晶粒74中所形成電路元件。於組合DIP 64的期間，半導體晶粒74使用金矽共晶層或黏著材料(例如熱環氧樹脂或環氧樹脂)而安裝於中間載體78。封裝體包括絕緣性封裝材料，例如聚合物或陶瓷。導線80和打線接合82提供半導體晶粒74和PCB 52之間的交互電連接。膠封物84沉積於封裝上以避免溼氣和顆粒進入封裝而污染晶粒74或打線接合82，來保護不受環境影響。

圖2b示範安裝於PCB 52上之BCC 62的進一步細節。半導體晶粒88使用底填物或環氧樹脂黏著材料92而安裝於載體90上。打線接合94提供接觸墊96和98之間的第一層級封裝的交互連接。模製化合物或膠封物100沉積於半導體晶粒88和打線接合94上以提供用於裝置的實體支持和電隔離。接觸墊102使用適合的金屬沉積過程(例如電解電鍍或無電鍍)而形成於PCB 52的表面上以避免氧化。接觸墊102電連接於PCB 52中的一或更多條傳導訊號線54。凸塊104形成於BCC 62的接觸墊98和PCB 52的接觸墊102之間。

於圖2c，半導體晶粒58面向下而安裝於中間載體106，其為覆晶型式的第一層級封裝。半導體晶粒58的作用區域108包含類比或數位電路，其實現成依據晶粒的電設計而形成主動裝置、被動裝置、導電層、介電層。舉例而言，電路可以包括作用區域108裡的一或更多個電晶體、二極體、電感、電容、電阻、其他的電路元件。半導體晶粒58經由凸塊110而電連接和機械連接於載體106。

BGA 60乃電連接和機械連接於PCB 52，其為使用凸塊112之BGA型式的第二層級封裝。半導體晶粒58經由凸塊110、訊號線114、凸塊112而電連接於PCB 52的傳導訊號線54。模製化合物或膠封物116沉積於半導體晶粒58和載體106上以提供用於裝置的實體支持和電隔離。覆晶半導體裝置提供從半導體晶粒58上之主動裝置到PCB 52上之導電路線的短導電路徑，以便減少訊號傳遞距離、降低電容、改善整體電路的表現。於另一具體態樣，半導體晶粒58可以使用覆晶型式的第一層級封裝、無中間載體106而直接機械和電連接於PCB 52。

圖3a~3o示範相關於圖1和2a~2c而在半導體晶粒上形成再鈍化層的過程，其減少對接觸墊的開口而有較佳的RDL校準容許公差。圖3a顯示半導體晶圓120，其帶有基底材料(例如矽、鍺、砷化鎵、磷化銦或碳化矽)以用於結構支持。多個半導體晶粒或元件124形成於晶圓120上而由上述的鋸道126所分開。

圖3b顯示部分之半導體晶圓120的截面圖。每個半導體晶粒124具有包含類比或數位電路的主動表面130，該等電路實現成為晶粒裡所形成的主動元件、被動元件、導電層、介電層，並且根據晶粒的電設計和功能而電互連。舉例而言，電路可以包括主動表面130裡所形成的一或更多個電晶體、二極體、其他的電路元件以實現類比電路或數位電路，例如數位訊號處理器(digital signal processor，DSP)、ASIC、記憶體或其他的訊號處理電路。半導體晶粒124也可以包含IPD，例如電感、電容、電阻，以用於RF訊號處理。

導電層132使用PVD、CVD、電解電鍍、無電鍍過程或其他適合的金屬沉積過程而形成於主動表面130上。導電層132可以是Al、Cu、Sn、Ni、Au、Ag或其他適合之導電材料所做的一或更多層。導電層132操作為接觸墊而電連接於主動表面130上的電路。

於圖3c，絕緣或介電層134使用PVD、CVD、印刷、旋塗、噴塗或熱氧化而形成於主動表面130和接觸墊132上。絕緣層134可以是二氧化矽(SiO₂)、氮化矽(Si₃N₄)、氮氧化矽(SiON)、五氧化鉭(Ta₂O₅)、氧化鋁(Al₂O₃)、聚醯亞胺、苯並環丁烯(BCB)、聚苯並噁唑(PBO)或其他適合之介電材料所做的一或更多層。藉由蝕刻過程而移除部分的絕緣層134以形成開口和暴露接觸墊132。

於圖3d，再鈍化絕緣層136藉由PVD、CVD、印刷、旋塗、噴塗或熱氧化而形成於絕緣層134和接觸墊132上。再鈍化絕緣層136可以是SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃、聚醯亞胺、PBO、聚合物介電質或具有類似絕緣和結構性質之其他材料所做的一或更多層。藉由蝕刻過程而移除部分的再鈍化絕緣層136以形成通孔138並且暴露接觸墊132的裡面部分，亦即接觸墊在其佔據面積裡的一部分。通孔138形成於絕緣層134的開口裡。通孔138要比絕緣層134的開口小至少10微米。

於另一具體態樣，接續自圖3c，導電層140使用PVD、CVD、電解電鍍、無電鍍過程或其他適合的金屬沉積過程而形成於絕緣層134和導電層132上，如圖3e所示。導電層140可以是Al、Cu、Sn、Ni、Au、Ag或其他適合之導電材料所做的一或更多層。

於圖3f，再鈍化絕緣層142藉由PVD、CVD、印刷、旋塗、噴塗或熱氧化而形成於絕緣層134和導電層140上。再鈍化絕緣層142可以是SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃、聚醯亞胺、PBO、聚合物介電質或具有類似絕緣和結構性質之其他材料所做的一或更多層。藉由蝕刻過程而移除部分的再鈍化絕緣層142以形成通孔144並且暴露導電層140的裡面部分，亦即導電層在其佔據面積裡的一部分。通孔144形成於絕緣層134的開口裡。通孔144要比絕緣層134的開口小至少10微米。

於圖3g，暫時基板或載體150包含暫時的或犧牲性基底材料，例如矽、聚合物、聚合型複合物、金屬、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹或其他適合的低成本剛性材料，以用於結構支持。介面層或帶152施加於載體150上而做為暫時的黏著結合膜或蝕刻停止層。半導體晶圓120使用雷射切割工具或鋸片而經由鋸道126加以單一化。半導體晶粒124使用拾取和放置操作而安裝於載體150的介面層152上。為了示範，來自圖3d之帶有再鈍化絕緣層136的半導體晶粒124與來自圖3f之帶有導電層140和再鈍化絕緣層142的半導體晶粒124乃安裝於載體150，而通孔138和144則朝向介面層152。

於圖3h，膠封物或模製化合物154使用膏糊印刷、壓縮模製、轉移模製、液態膠封物模製、真空層合、旋塗或其他適合的施加器而沉積於半導體晶粒124和載體150上。膠封物154可以是聚合型複合材料，例如具有填料的環氧樹脂、具有填料的環氧丙烯酸酯或具有適當填料的聚合物。膠封物154然後加以熱硬化成為固態形式。膠封物154是不導電的，並且保護半導體裝置不受外部元件和污染物的環境影響。

於圖3i，暫時載體150和介面層152藉由化學蝕刻、機械剝離、CMP、機械研磨、熱烘烤、UV光、雷射掃描或溼式剝除而移除。半導體晶粒124使用雷射切割工具或鋸片156而單一化。

於圖3j，絕緣或介電層158藉由PVD、CVD、網印、旋塗、噴塗、層合或熱氧化而形成於單一化之半導體晶粒124的再鈍化絕緣層136和膠封物154上。絕緣層158可以是SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃或具有類似介電性質之其他材料所做的一或更多層。藉由蝕刻過程而移除部分的絕緣層158以暴露再鈍化絕緣層136和接觸墊132。絕緣層158的開口可以為圓形通孔、溝槽或環；但不論何種情況，開口乃大於用於校準目的之通孔138。於一具體態樣，絕緣層158的開口於每個方向延伸超出通孔138至少25微米。

圖3k顯示半導體晶粒124和膠封物154上之絕緣層158和再鈍化絕緣層136的仰視圖。通孔138形成於接觸墊132的佔據面積裡並且向下延伸到接觸墊。可以使用選擇性的校準標記159以用於各式各樣的製造設備。

於圖31，導電層160使用PVD、CVD、電解電鍍、無電鍍過程或其他適合的金屬沉積過程而形成於再鈍化絕緣層136和絕緣層158上，並且進入通孔138到達接觸墊132，而形成個別的部分或區段160a~160e。導電層160可以是Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料所做的一或更多層。導電層的個別部分160a~160e可以為電相通或電隔離的，此視個別半導體晶粒的連接性而定。導電層160b和160d電連接於接觸墊132並且操作為重分布層(RDL)以延伸接觸墊的連接性。導電層160可以形成於絕緣層158的開口裡(見導電層160b)或是形成於絕緣層158的開口外(見導電層160d)。

於圖3m，絕緣或介電層162藉由PVD、CVD、網印、旋塗、噴塗、層合或熱氧化而形成於絕緣層158和RDL 160上。絕緣層162可以是SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃或具有類似介電性質之其他材料所做的一或更多層。藉由蝕刻過程而移除部分的絕緣層162以暴露RDL 160。

於圖3n，導電凸塊材料使用蒸鍍、電解電鍍、無電鍍、球滴或網印過程而沉積於RDL 160上。凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，而可選擇性地帶有助焊溶液。舉例而言，凸塊材料可以是共晶Sn/Pb、高鉛焊料或無鉛焊料。凸塊材料使用適合的附著或結合過程而結合於RDL 160。於一具體態樣，凸塊材料藉由加熱材料至高於其熔點而重熔以形成圓球或凸塊164。於某些應用，凸塊164重熔二次以改善對RDL 160的電接觸。凸塊也可以壓縮接合於RDL 160。凸塊164代表一種可以形成於RDL 160上的互連結構。互連結構也可以使用打線接合、導電膏、銷栓凸塊、微凸塊或其他的電互連。

於圖3n的FO-WLCSP 166，半導體晶粒124經由接觸墊132、RDL 160、凸塊164而電連接於外部的電元件。圖3d的再鈍化絕緣層136和圖3f的再鈍化絕緣層142可以是聚合型介電材料(例如聚醯亞胺、PBO、BCB)或再鈍化無機介電質(例如Si₃N₄、SiON、SiO₂)。通孔138和144形成為分別穿過再鈍化絕緣層136和再鈍化絕緣層142，而在接觸墊132的佔據面積裡。FO-WLCSP 166使用再鈍化絕緣層136和142中的通孔138和144來減少對接觸墊132的開口，此改善了相對於RDL 160的校準容許公差。於一具體態樣，通孔138和144的寬度或直徑為20微米，如圖3o所示的維度A，並且比絕緣層134的開口小至少10微米。RDL 160d具有60微米的寬度或直徑，如圖3o所示的維度B。對於20微米的通孔138和60微米的RDL 160b和160d接觸面積而言，RDL的校準容許公差因此為±20微米，此係在典型的晶粒偏移容許公差內。一般而言，RDL 160具有每側至少12微米之相對於通孔138和144的校準容許公差。再鈍化絕緣層136和142以較低成本改善了FO-WLCSP的產出，此乃由於只需要微影術和熱硬化。再鈍化絕緣層136和142也把半導體晶粒124的表面加以平坦化而更佳附著於載體150，此降低了半導體晶粒124可能的偏移。絕緣層136具有與絕緣層158相等或更好的解析度。再鈍化絕緣層136和142可以延伸至鋸道126以抑制晶圓單一化期間沿著鋸道的切割不規則(例如金屬剝落)。可以使用雙重鋸切以取代高成本的雷射切割。

於另一具體態樣，接續自圖3i，導電層170使用PVD、CVD、電解電鍍、無電鍍過程或其他適合的金屬沉積過程而形成於再鈍化絕緣層136上並且進入通孔138到達接觸墊132，而形成個別的部分或區段170a、170b，見圖4。導電層170可以是Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料所做的一或更多層。導電層的個別部分170a和170b可以為電相通或電隔離的，此視個別半導體晶粒的連接性而定。導電層170a和170b電連接於接觸墊132並且操作為RDL以延伸接觸墊的連接性。

絕緣或介電層172藉由PVD、CVD、網印、旋塗、噴塗、層合或熱氧化而形成於再鈍化絕緣層136和RDL 170上。絕緣層172可以是SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃或具有類似介電性質之其他材料所做的一或更多層。藉由蝕刻過程而移除部分的絕緣層172以暴露RDL 170。

導電層174使用PVD、CVD、電解電鍍、無電鍍過程或其他適合的金屬沉積過程而形成於絕緣層172和RDL 170上，以形成個別的部分或區段174a~174e。導電層174可以是Al、Cu、Sn、Ni、Au、Ag或其他適合的導電材料所做的一或更多層。導電層的個別部分174a~174e可以為電相通或電隔離的，此視個別半導體晶粒的連接性而定。導電層174b和174d分別電連接於RDL 170a和170b，並且操作為RDL以延伸連接性。

絕緣或介電層176藉由PVD、CVD、網印、旋塗、噴塗、層合或熱氧化而形成於絕緣層172和RDL 174上。絕緣層176可以是SiO₂、Si₃N₄、SiON、Ta₂O₅、Al₂O₃或具有類似介電性質之其他材料所做的一或更多層。藉由蝕刻過程而移除部分的絕緣層176以暴露RDL 174。

導電凸塊材料使用蒸鍍、電解電鍍、無電鍍、球滴或網印過程而沉積於RDL 174上。凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，而可選擇性地帶有助焊溶液。舉例而言，凸塊材料可以是共晶Sn/Pb、高鉛焊料或無鉛焊料。凸塊材料使用適合的附著或結合過程而結合於RDL 174。於一具體態樣，凸塊材料藉由加熱材料至高於其熔點而重熔以形成圓球或凸塊178。於某些應用，凸塊178重熔二次以改善對RDL 174的電接觸。凸塊也可以壓縮接合於RDL 174。凸塊178代表一種可以形成於RDL 174上的互連結構。互連結構也可以使用打線接合、導電膏、銷栓凸塊、微凸塊或其他的電互連。

於圖4的FO-WLCSP 180，半導體晶粒124經由接觸墊132、RDL 170和174、凸塊178而電連接於外部電元件。再鈍化絕緣層136可以是聚合型介電材料(例如聚醯亞胺、PBO、BCB)或再鈍化無機介電質(例如Si₃N₄、SiON、SiO₂)。通孔138形成為穿過再鈍化絕緣層136而在接觸墊132的佔據面積裡。FO-WLCSP 180使用再鈍化絕緣層136中的通孔138來減少對接觸墊132的開口，此改善了相對於RDL 170的校準容許公差。於一具體態樣，通孔138的寬度或直徑為20微米，並且比絕緣層134的開口小至少10微米。RDL 170a和170b具有60微米的寬度或直徑。對於20微米的通孔138和60微米的RDL 170a和170b接觸面積而言，RDL的校準容許公差因此為±20微米，此係在典型的晶粒偏移容許公差內。一般而言，RDL 170具有每側至少12微米之相對於通孔138的校準容許公差。再鈍化絕緣層136以較低成本改善了FO-WLCSP的產出，此乃由於只需要微影術和熱硬化。再鈍化絕緣層136也把半導體晶粒124的表面加以平坦化而更佳附著於暫時載體，此降低了半導體晶粒124可能的偏移。再鈍化絕緣層136可以延伸至鋸道126以抑制晶圓單一化期間沿著鋸道的切割不規則(例如金屬剝落)。可以使用雙重鋸切以取代高成本的雷射切割。

雖然已經詳細示範本發明的一或更多個具體態樣，然而熟於此技藝者將體會到可以對那些具體態樣做出修改和調適，而不偏離本發明如列於後面之申請專利範圍的範疇。

50．．．電子裝置

52．．．印刷電路板(PCB)

54．．．傳導訊號線

56．．．打線接合封裝

58．．．覆晶

60．．．球柵格陣列

62．．．凸塊晶片載體

64．．．雙排腳封裝

66．．．接點柵格陣列

68．．．多晶片模組

70．．．四面扁平無引線封裝

72．．．四面扁平封裝

74．．．半導體晶粒

76．．．接觸墊

78．．．中間載體

80．．．導線

82．．．打線接合

84．．．膠封物

88．．．半導體晶粒

90．．．載體

92．．．底填物或環樹脂黏著材料

94．．．打線接合

96．．．接觸墊

98．．．接觸墊

100．．．模製化合物或膠封物

102．．．接觸墊

104．．．凸塊

106．．．中間載體

108．．．作用區域

110．．．凸塊

112．．．凸塊

114．．．訊號線

116．．．模製化合物或膠封物

120．．．半導體晶圓

124．．．半導體晶粒或元件

126．．．鋸道

130．．．主動表面

132．．．導電層

134．．．絕緣或介電層

136．．．再鈍化絕緣層

138．．．通孔

140．．．導電層

142．．．再鈍化絕緣層

144．．．通孔

150．．．暫時基板或載體

152．．．介面層或帶

154．．．膠封物或模製化合物

156．．．雷射切割工具或鋸片

158．．．絕緣或介電層

159．．．可選擇的校準標記

160a~e．．．導電層

162．．．絕緣或介電層

164．．．圓球或凸塊

166．．．扇出晶圓級晶片尺寸封裝(FO-WLCSP)

170a、b．．．導電層

172．．．絕緣或介電層

174a~e．．．導電層

176‧‧‧絕緣或介電層

178‧‧‧圓球或凸塊

180‧‧‧扇出晶圓級晶片尺寸封裝(FO-WLCSP)

A‧‧‧通孔的寬度或直徑

B‧‧‧重分布層(RDL)的寬度或直徑

圖1示範PCB，其具有安裝於其表面之不同種類的封裝；

圖2a~2c示範安裝於PCB之半導體封裝的進一步細節；

圖3a~3o示範在半導體晶粒上形成再鈍化層的過程，其減少對接觸墊的開口；以及

圖4示範在半導體晶粒上形成再鈍化層的另一過程，其減少對接觸墊的開口。

124．．．半導體晶粒或元件

130．．．主動表面

132．．．導電層

134．．．絕緣或介電層

136．．．再鈍化絕緣層

154．．．膠封物或模製化合物

158．．．絕緣或介電層

160a~e．．．導電層

162．．．絕緣或介電層

164．．．圓球或凸塊

166．．．扇出晶圓級晶片尺寸封裝(FO-WLCSP)

Claims (14)

1. 一種製造半導體裝置的方法，其包括：提供半導體晶圓，其包含複數個半導體晶粒；形成第一導電層於該半導體晶粒的主動表面上；形成第一絕緣層於該主動表面和該第一導電層上；形成再鈍化層於該第一絕緣層和該第一導電層上；形成通孔穿過該再鈍化層且延伸至該第一導電層；將該半導體晶圓單一化以分開該半導體晶粒；沉積膠封物於該半導體晶粒、該第一絕緣層和該再鈍化層周圍；形成第二導電層於該通孔中且在該再鈍化層和該膠封物上；形成第二絕緣層於該第二導電層和該再鈍化層上；形成第三導電層於該第二絕緣層和該第二導電層上；以及形成第三絕緣層於該第三導電層上。
2. 如申請專利範圍第1項的方法，其進一步包括：形成互連結構於該第三導電層上。
3. 如申請專利範圍第1項的方法，其進一步包括：在形成該再鈍化層之前，形成開口於該第一絕緣層中；以及形成該通孔於該第一絕緣層的開口裡，該通孔要比該第一絕緣層的該開口小至少10微米。
4. 如申請專利範圍第1項的方法，其中該第二導電層具 有每側至少12微米的相對於該再鈍化層之該通孔的校準容許公差。
5. 如申請專利範圍第1項的方法，其中該第二和第三導電層操作為重分布層。
6. 一種製造半導體裝置的方法，其包括：提供半導體晶粒；形成導電襯墊於該半導體晶粒的表面上；形成第一絕緣層於該導電襯墊和該半導體晶粒的該表面上；形成鈍化層於該導電襯墊和該第一絕緣層上；形成通孔穿過該鈍化層且延伸至該導電襯墊；沉積膠封物於該半導體晶粒和該鈍化層周圍；形成第二絕緣層在該鈍化層和該膠封物上，具有在該通孔之上的該第二絕緣層中的開口；以及形成第一導電層於該第二絕緣層中的該開口內的該通孔中且在該鈍化層和該膠封物上。
7. 如申請專利範圍第6項的方法，其進一步包括：形成第二導電層於該第一導電層上；以及形成互連結構於該第二導電層上。
8. 如申請專利範圍第6項的方法，其中該鈍化層的該通孔要比該導電襯墊小至少30微米。
9. 如申請專利範圍第6項的方法，其進一步包括：在形成該鈍化層之前，形成開口於該第一絕緣層中；以及 形成該通孔於該第一絕緣層的該開口裡，該通孔要比該第一絕緣層的該開口小至少10微米。
10. 一種半導體裝置，其包括：半導體晶粒；第一導電層，其形成於該半導體晶粒上；第一絕緣層，其形成於該半導體晶粒和該第一導電層上；第二絕緣層，其形成於該第一絕緣層和該第一導電層上；通孔，其形成而穿過該第二絕緣層且延伸至該第一導電層；膠封物，其沉積於該半導體晶粒和該第二絕緣層周圍；以及第三絕緣層，其形成在該第二絕緣層和該膠封物上且具有在該通孔之上的該第三絕緣層中的開口。
11. 如申請專利範圍第10項的半導體裝置，其進一步包括互連結構，其形成在該第二絕緣層上。
12. 如申請專利範圍第10項的半導體裝置，其進一步包括開口，其形成在該第一絕緣層中。
13. 如申請專利範圍第12項的半導體裝置，其中在該第一絕緣層中的該開口的寬度大於該通孔的寬度。
14. 如申請專利範圍第12項的半導體裝置，其中該第二絕緣層延伸穿過在該第一絕緣層中的該開口且延伸至該導電層。