TWI565283B - 時脈資料回復電路與方法 - Google Patents
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Description
本發明是有關於一種積體電路,且特別是有關於一種時脈資料回復電路。
由於製程技術快速發展,而使積體電路之操作速度有了大幅的提昇。在高速傳輸的通訊系統中,時脈資料回復電路(Clock and Data Recovery Circuit,CDR)常被用來確保可以正確地讀取所傳輸的輸入資料。
請參照第1A圖,第1A圖為根據習知技術繪示一種對輸入資料正確取樣之示意圖。時脈資料回復電路需要對傳輸端傳送之輸入資料DATA之上升邊緣或下降邊緣與其資料值進行取樣,以進行後續資料回復之操作。舉例而言,如第1A圖所示,取樣點I[k-1]、I[k]、I[k+1]用以對輸入資料DATA之資料值進行取樣,而取樣點Q[k-1]、Q[k]用以對輸入資料DATA之上升邊緣或下降邊緣進行取樣。如此,可使時脈資料回復電路進行正確的相位與頻率追蹤的操作。
請參照第1B圖,第1B圖為根據習知技術繪示一種對輸入資料錯誤取樣之示意圖。隨著資料處理速度的提昇,訊號經過傳輸通道衰減的情況越來越嚴重,接收端裝置所能接收到的訊號振幅越小,故對固定頻率的時脈訊號輻射出來的電磁波干擾也越敏感。因此,越來越多系統採用展頻時脈的技術,以讓時脈頻率可隨時間作特定範圍內的變動。由於系統時脈信號所產生的瞬間的頻率差可高達5000百萬分率(parts per million,ppm),當系統時脈信號的頻率誤差量過大,可能會造成時脈資料回復電路取樣錯誤。舉例而言,如第1B圖所示,假設系統時脈信號因製程誤差或頻率誤差等因素產生偏移,而使原本用以對資料信號DATA之資料值取樣的取樣點I[k-1]、I[k]、I[k+1]誤取樣到了資料信號DATA之上升邊緣或下降邊緣,且原本用以對資料信號DATA之上升邊緣或下降邊緣取樣的取樣點Q[k-1]、Q[k]、Q[k+1]誤取樣到了資料信號DATA之資料值。如此,反而會使時脈資料回復電路進行不正確方向的頻率追蹤操作,而使時脈信號與資料信號之誤差越來越大。
由此可見,上述現有的方式,顯然仍存在不便與缺陷,而有待加以進一步改進。
本揭示內容之一態樣提供了一種時脈資料回復電路。時脈資料回復電路包含取樣模組、誤差取樣器、相位偵測模組以及相位調整模組。取樣模組用以根據輸入資
料、第一時脈信號產生資料信號,並根據輸入資料與第二時脈信號產生邊緣信號。誤差取樣器用以根據第一時脈信號而對輸入資料與參考電壓進行比較,以產生控制信號。相位偵測模組用以接收控制信號,並根據資料信號與邊緣信號產生調整信號,其中當控制信號之值與資料信號之值不同時,相位偵測模組停止發送調整信號。相位調整模組用以產生第一時脈信號與第二時脈信號,並根據調整信號調整第一時脈信號與第二時脈信號。
本揭示內容之另一態樣提供了一種時脈資料回復電路。時脈資料回復電路包含取樣模組、誤差取樣器、相位偵測器、迴路濾波器、判斷單元以及相位調整模組。取樣模組用以根據輸入資料、第一時脈信號與第二時脈信號產生資料信號與邊緣信號。誤差取樣器用以根據第一時脈信號對輸入資料與參考電壓進行比較,以產生控制信號。相位偵測器電性耦接該取樣模組,並用以接收資料信號與該邊緣信號,以產生誤差信號。迴路濾波器用以根據誤差信號產生調整信號。判斷單元電性耦接於相位偵測器與迴路濾波器之間,並用以根據控制信號而選擇性地傳輸誤差信號至迴路濾波器。相位調整模組電性耦接迴路濾波器,以接收調整信號而產生第一時脈信號與第二時脈信號。
本揭示內容之又一態樣提供了一種時脈資料回復方法。時脈資料回復方法包含下列步驟:分別根據第一時脈信號與第二時脈信號對輸入資料進行取樣,以產生資料信號與邊緣信號;偵測資料信號與邊緣信號之相位,以產
生誤差信號;比較該輸入資料與參考電壓,以產生控制信號;當控制信號之值與資料信號之值相同時,將誤差信號輸入至迴路濾波器,以產生調整信號,並根據調整信號調整第一時脈信號與第二時脈信號;以及當控制信號之值與資料信號之值不同時,停止輸入誤差信號至迴路濾波器,以使迴路濾波器停止發送調整信號。
綜上所述,本揭示內容所示之時脈資料回復電路與方法可即時地判別取樣操作是否出現異常,並在出現取樣操作有異常時即時地停止錯誤的時脈資料回復操作,以提高時脈資料回復電路之可靠度,並同時增加了時脈資料回復電路對頻率追蹤的速度。
為讓本案之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附符號之說明如下:
DATA‧‧‧輸入資料
200、300‧‧‧時脈資料回復電路
220‧‧‧取樣模組
222‧‧‧資料取樣器
224‧‧‧邊緣取樣器
240‧‧‧誤差取樣器
260‧‧‧相位偵測模組
262‧‧‧相位偵測器
264‧‧‧判斷單元
264a‧‧‧反互斥或閘
264b‧‧‧開關
266‧‧‧迴路濾波器
280‧‧‧相位調整模組
282‧‧‧相位調整器
284‧‧‧時脈信號產生器
CLK1、CLK2‧‧‧時脈信號
VDATA‧‧‧資料信號
VEDGE‧‧‧邊緣信號
VC‧‧‧控制信號
VREF‧‧‧參考電壓
VA‧‧‧調整信號
UP/DOWN‧‧‧更新信號
VE‧‧‧誤差信號
VS‧‧‧切換信號
500‧‧‧方法
S510、S520、S530、S540、S550‧‧‧步驟
I[k-1]、I[k]、I[k+1]、Q[k-1]、Q[k]、Q[k+1]、A、B‧‧‧取樣點
為讓本揭示內容之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之說明如下:第1A圖為根據習知技術繪示一種對輸入資料正確取樣之示意圖;第1B圖為根據習知技術繪示一種對輸入資料錯誤取樣之示意圖;第2圖為根據本揭示內容之一實施例繪示一種時脈資料回復電路之示意圖;第3A圖根據本揭示內容之一實施例繪示時脈資料回復電路之示意圖;第3B圖根據本揭示內容之一實施例繪示第3A圖
中之判斷單元之示意圖;第4A圖根據本揭示內容之一實施例繪示第3A圖中之誤差取樣器正確取樣時的操作波形示意圖;第4B圖根據本揭示內容之另一實施例繪示第3A圖中之誤差取樣器的不正確取樣時之操作波形示意圖;以及第5圖為根據本揭示內容之一實施例中繪示一種時脈資料回復方法的流程圖。
下文係舉實施例配合所附圖式作詳細說明,但所提供之實施例並非用以限制本文所涵蓋的範圍,而結構操作之描述非用以限制其執行之順序,任何由元件重新組合之結構,所產生具有均等功效的裝置,皆為本文所涵蓋的範圍。此外,圖式僅以說明為目的,並未依照原尺寸作圖。為使便於理解,下述說明中相同元件將以相同之符號標示來說明。
關於本文中所使用之『第一』、『第二』、...等,並非特別指稱次序或順位的意思,亦非用以限定本發明,其僅僅是為了區別以相同技術用語描述的元件或操作而已。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍約百分之二十以內,較好地是約百分之十以內,而更佳地則是約百分五之以內。文中若無明確說明,其所提及的數值皆視作為近似值,即如
『約』、『大約』或『大致約』所表示的誤差或範圍。
另外,關於本文中所使用之『耦接』或『連接』,均可指二或多個元件相互直接作實體或電性接觸,或是相互間接作實體或電性接觸,亦可指二或多個元件相互操作或動作。
請參照第2圖,第2圖為根據本揭示內容之一實施例繪示一種時脈資料回復電路之示意圖。如第2圖所示,時脈資料回復電路200包含取樣模組220、誤差取樣器240、相位偵測模組260與相位調整模組280。
取樣模組220用以根據輸入資料DATA與時脈信號CLK1產生資料信號VDATA,並根據輸入資料DATA與時脈信號CLK2產生邊緣信號VEDGE。誤差取樣器240用以根據時脈信號CLK1而對輸入資料DATA與參考電壓VREF進行比較,以產生控制信號VC。相位偵測模組260用以接收控制信號VC,並根據資料信號VDATA與邊緣信號VEDGE產生調整信號VA。相位調整模組280用以產生上述之時脈信號CLK1與時脈信號CLK2,並根據調整信號VA調整時脈信號CLK1與時脈信號CLK2之頻率。
於本揭示內容中各個實施例中,當控制信號VC之值與資料信號VDATA之值不同時,相位偵測模組260會停止發送調整信號VA至相位調整模組280。如此,可避免相位調整模組280進行不正確的頻率追蹤操作。
本揭示內容以下段落將提出數個實施例,可用以實現上述的時脈資料回復電路200所述之功能與操作,但本
揭示內容並不僅以下列的實施例為限。
請參照第3A圖,第3A圖根據本揭示內容之一實施例繪示時脈資料回復電路300之示意圖。如第3A圖所示,取樣模組220包含資料取樣器222與邊緣取樣器224。資料取樣器222根據時脈信號CLK1對輸入資料DATA之資料值進行取樣,以產生資料信號VDATA。邊緣取樣器224根據時脈信號CLK2對輸入資料DATA之上升邊緣或下降邊緣進行取樣,以產生邊緣信號VEDGE。實作上,上述之時脈信號CLK1與時脈信號CLK2之間設置以具有90度之相位差。
此外,相位調整模組280包含相位調整器282與時脈信號產生器284。相位調整器282電性耦接相位偵測模組260,並根據調整信號VA產生更新信號UP/DOWN。於一些實施例中,相位調整器282包含相位內插器,且相位內插器可根據調整信號VA產生不同之參考時脈信號至時脈信號產生器284。時脈信號產生器284電性耦接相位調整器282,並用以產生時脈信號CLK1與時脈信號CLK2。時脈信號產生器284更根據更新信號UP/DOWN調整時脈信號CLK1與時脈信號CLK2的頻率或相位,以完成時脈資料回復之操作。
再者,相位偵測模組260包含相位偵測器262、判斷單元264與迴路濾波器266。相位偵測器262電性耦接至取樣模組220,以接收資料信號VDATA與邊緣信號VEDGE。相位偵測器262可比較資料信號VDATA與邊緣
信號VEDGE之間的相位差,以產生誤差信號VE。相位偵測器262可為各種架構之相位偵測器,舉例而言,在一些實施例中,相位偵測器262可為Bang-Bang相位偵測器。但本揭示內容並不以此為限,本領域具有通常知識者可視實際需求相應置換。
判斷單元264電性耦接於相位偵測器262與迴路濾波器266之間,並用以根據控制信號VC而選擇性地傳送誤差信號VE至迴路濾波器266。迴路濾波器266在接收到誤差信號VE後,可根據誤差信號VE產生上述之調整信號VA。
請參照第3B圖,第3B圖根據本揭示內容之一實施例繪示第3A圖中判斷單元264之示意圖。如第3B圖所示,於一實施例中,判斷單元264可包含反互斥或(NOR)閘264a與開關264b。反互斥或閘264a用以接收資料信號VDATA與控制信號VC,並據此產生切換信號VS。開關264b電性耦接於相位偵測器262與迴路濾波器266之間,並根據切換信號VS選擇性導通,以傳送誤差信號VE至迴路濾波器266。
舉例來說,當資料信號VDATA之值與控制信號VC之值相同時,反互斥或閘264a會輸出具有高位準電壓(亦即邏輯1)之切換信號VS,以導通開關264b。如此,相位偵測器262便可將誤差信號VE傳輸至迴路濾波器266,進而完成後續之操作。上述僅為例示,各種可用以執行與上述判斷單元264相同功能之架構皆為本揭示內容所預期之
範圍,本領域之通常知識者可根據上述說明相應置換。
請一併參照第3A圖、第4A圖與第4B圖,第4A圖根據本揭示內容之一實施例繪示第3A圖中之誤差取樣器240正確取樣時的操作波形示意圖,第4B圖根據本揭示內容之另一實施例繪示第3A圖中之誤差取樣器240的不正確取樣時之操作波形示意圖。如第3A圖所示,於一些實施例中,誤差取樣器240可為比較器,並根據時脈信號CLK1(亦即相同於資料取樣器222所接收時脈信號CLK1)對輸入資料DATA與參考電壓VREF進行比較,而產生上述之控制電壓VC。
舉例而言,如第4A圖所示,輸入資料DATA之振幅為±500毫伏特(mV),而參考電壓VREF可設置為約100mV。在時脈信號CLK1尚未產生偏移的情況下,誤差取樣器240在取樣點A(亦即時脈信號CLK1之致能期間)可取樣到之輸入資料DATA之信號值大於參考電壓VREF。因此,誤差取樣器240會輸出具有高位準電壓(亦即邏輯1)之控制信號VC。同時,資料取樣器222亦會根據相同的時脈信號CLK1與輸入資料DATA而產生具有高位準電壓(亦即邏輯1)之資料信號VDATA。也就是說,此時之控制信號VC之值與資料信號VDATA之值相同,判斷單元264據此可判定取樣模組220有正確地進行取樣,而使其開關264b導通,以將誤差信號VE傳送至迴路濾波器266,進而完成後續的頻率追蹤操作。
上述之輸入資料DATA之振幅與參考電壓VREF之
數值僅為例示,本揭示內容並不以此為限。在一些實施例中,參考電壓VREF可設置成約為輸入資料DATA之振幅的10%~50%,並為可足以使比較器進行比較之數值。
或者,如第4B圖所示,假設時脈信號CLK1因為製程變異產生偏移,誤差取樣器240在取樣點B會誤取樣到之輸入資料DATA之上升邊緣。此時,所取樣的輸入資料DATA之信號值小於參考電壓VREF,誤差取樣器240因此輸出具有低位準電壓(亦即邏輯0)之控制信號VC。由於此時資料取樣器222所取樣到之輸入資料DATA之信號值仍大於參考電位0V,資料取樣器222仍會產生具有高位準電壓(亦即邏輯1)之資料信號VDATA。因此,此時之控制信號VC之值與資料信號VDATA之值並不相同,判斷單元264據此可判定取樣模組220出現不正確的取樣操作,而使其開關264b不導通,以使誤差信號VE無法傳送至迴路濾波器266。
藉由此種設置方式,在取樣操作有誤時,可即時地避免相位調整模組280進行錯誤的頻率追蹤操作,使得時脈資料回復電路300之操作可靠度與頻率追蹤的速度得以改善。
需要說明的是,在一些實施例中,前述時脈資料回復電路300中之各個元件可利用全數位(all digital)電路的方式進行實現。如此,時脈資料回復電路300具有容易設計與電路變異性較低之優點。或者,在另一些實施例中,時脈資料回復電路300中之各個元件可同時利用類比電路
與數位電路組合(亦即混訊(mixed signal)電路)之方式進行實現。
請參照第5圖,第5圖為根據本揭示內容之一實施例中繪示一種時脈資料回復方法500的流程圖。為了方便說明,第3A圖所示之時脈資料回復電路300之操作會與時脈資料回復方法500一併說明。如第5圖所示,方法500包含步驟S510、步驟S520、步驟S530、步驟S540、步驟S550與步驟S560。
在步驟S510中,藉由資料取樣器222與邊緣取樣器224分別根據時脈信號CLK1與時脈信號CLK2對輸入資料DATA進行取樣,以產生資料信號VDATA與邊緣信號VEDGE。
在步驟S520中,藉由相位偵測器262偵測資料信號VDATA與邊緣信號VEDGE之間的相位差,以產生誤差信號VE。
在步驟S530中,藉由誤差取樣器240比較輸入資料VDATA與參考電壓VREF,以產生控制信號VC。舉例而言,如第4A圖所示,當取樣到的輸入資料VDATA之值大於參考電壓VREF時,誤差取樣器240會產生具有高位準電壓之控制信號VC。反之,如第4B圖所示,當取樣到的輸入資料VDATA之值小於參考電壓VREF時,誤差取樣器240會產生具有低位準電壓之控制信號VC。
在步驟S540中,藉由判斷單元264判別控制信號VC之值與資料信號VDATA之值是否相同。若控制信號VC
之值與資料信號VDATA之值為相同時,則執行步驟S550。或者,當控制信號VC之值與資料信號VDATA之值為不同時,則執行步驟S560。
舉例而言,如先前第3B圖所示,可藉由反互斥或閘264a根據控制信號VC之值與資料信號VDATA之值產生對應的切換信號VS。當控制信號VC之值與資料信號VDATA之值不相同時,反互斥或閘264a會輸出具有低位準電壓之切換信號VS。反之,當控制信號VC之值與與資料信號VDATA之值相同時,反互斥或閘264a會輸出具有高位準電壓之切換信號VS。
在步驟S550中,將誤差信號VE輸入至迴路濾波器266,以產生調整信號VA至相位調整模組280,進而調整時脈信號CLK1與CLK2。
在步驟S560中,停止將誤差信號VE輸入至迴路濾波器266,以使迴路濾波器266停止發送調整信號VA至相位調整模組280。舉例而言,如第3B圖所示,當控制信號VC之值與與資料信號VDATA之值不同時,可藉由開關264b而切斷誤差信號VE之傳送路徑,以使迴路濾波器266無法產生新的調整信號VA。藉由此種設置方式,可有效地避免相位調整模組280執行錯誤的時脈資料回復操作。
綜上所述,本揭示內容所示之時脈資料回復電路與方法可即時地判別取樣操作是否出現異常,並在出現取樣操作有異常時即時地停止錯誤的時脈資料回復操作,以提高時脈資料回復電路之可靠度,並同時增加了時脈資料回
復電路對頻率追蹤的速度。
雖然本揭示內容已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本揭示內容之精神和範圍內,當可作各種之更動與潤飾,因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
DATA‧‧‧輸入資料
200‧‧‧時脈資料回復電路
220‧‧‧取樣模組
240‧‧‧誤差取樣器
260‧‧‧相位偵測模組
280‧‧‧相位調整模組
CLK1、CLK2‧‧‧時脈信號
VDATA‧‧‧資料信號
VEDGE‧‧‧邊緣信號
VC‧‧‧控制信號
VA‧‧‧調整信號
VREF‧‧‧參考電壓
Claims (10)
- 一種時脈資料回復電路,包含:一取樣模組,用以根據一輸入資料、一第一時脈信號產生一資料信號,並根據該輸入資料與一第二時脈信號產生一邊緣信號;一誤差取樣器,用以根據該第一時脈信號而對該輸入資料與一參考電壓進行比較,以產生一控制信號;一相位偵測模組,用以接收該控制信號,並根據該資料信號與該邊緣信號產生一調整信號,其中該相位偵測模組包含一判斷單元,當該判斷單元判定該控制信號之值與該資料信號之值不同時,該相位偵測模組停止發送該調整信號;以及一相位調整模組,用以產生該第一時脈信號與該第二時脈信號,其中該相位調整模組根據該調整信號調整該第一時脈信號與該第二時脈信號。
- 如請求項1所述之時脈資料回復電路,其中該相位偵測模組包含:一相位偵測器,用以偵測該資料信號與該邊緣信號之間的相位差,以產生一誤差信號;一迴路濾波器,用以根據該誤差信號產生該調整信號;以及一判斷單元,用以根據該資料信號與該控制信號而選 擇性地傳輸該誤差信號至該迴路濾波器。
- 如請求項2所述之時脈資料回復電路,其中判斷單元包含:一反互斥或閘,用以根據該控制信號與該資料信號產生一切換信號;以及一開關,用以根據該切換信號而選擇性地將該誤差信號傳輸至該迴路濾波器。
- 如請求項1所述之時脈資料回復電路,其中該取樣模組包含:一資料取樣器,用以根據該第一時脈信號而對該輸入資料取樣,以產生該資料信號;以及一邊緣取樣器,用以根據該第二時脈信號而偵測該輸入資料之一上升邊緣與一下降邊緣,以產生該邊緣信號。
- 如請求項1所述之時脈資料回復電路,其中該誤差取樣器包含:一比較器,用以根據該第一時脈信號而對該參考電壓與該輸入資料進行比較,以產生該控制信號。
- 如請求項1所述之時脈資料回復電路,其中該相位調整模組包含:一相位調整器,用以根據該調整信號產生一更新信 號;以及一時脈信號產生器,用以產生該第一時脈信號與該第二時脈信號,並根據該調整信號調整該第一時脈信號與該第二時脈信號。
- 一種時脈資料回復電路,包含:一取樣模組,用以根據一輸入資料、一第一時脈信號與一第二時脈信號產生一資料信號與一邊緣信號;一誤差取樣器,用以根據該第一時脈信號對該輸入資料與一參考電壓進行比較,以產生一控制信號;一相位偵測器,電性耦接該取樣模組,並用以接收該資料信號與該邊緣信號,以產生一誤差信號;一迴路濾波器,用以根據該誤差信號產生一調整信號;一判斷單元,電性耦接於該相位偵測器與該迴路濾波器之間,並用以根據該控制信號而選擇性地傳輸該誤差信號至該迴路濾波器;以及一相位調整模組,電性耦接該迴路濾波器,以接收該調整信號而產生該第一時脈信號與該第二時脈信號。
- 如請求項7所述之時脈資料回復電路,其中該判斷單元包含:一反互斥或閘,用以接收該資料信號與該控制信號,以產生一切換信號;以及一開關,電性耦接於該相位偵測器與該迴路濾波器之 間,以根據該切換信號選擇性地將該誤差信號傳送至該迴路濾波器。
- 一種時脈資料回復方法,包含:分別根據一第一時脈信號與一第二時脈信號對一輸入資料進行取樣,以產生一資料信號與一邊緣信號;偵測該資料信號與該邊緣信號之間的一相位差,以產生一誤差信號;比較該輸入資料與一參考電壓,以產生一控制信號;當該控制信號之值與該資料信號之值相同時,將該誤差信號輸入至一迴路濾波器,以產生一調整信號,並根據該調整信號調整該第一時脈信號與該第二時脈信號;以及當該控制信號之值與該資料信號之值不同時,停止輸入該誤差信號至該迴路濾波器,以使該迴路濾波器停止發送該調整信號。
- 如請求項9所述之時脈資料回復方法,其中產生該調整信號之步驟包含:輸入該控制信號與該資料信號至一反互斥或閘,以產生一切換信號;以及根據該切換信號選擇性地傳送該誤差信號至該迴路濾波器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103135667A TWI565283B (zh) | 2014-10-15 | 2014-10-15 | 時脈資料回復電路與方法 |
| US14/843,988 US9906231B2 (en) | 2014-10-15 | 2015-09-02 | Clock and data recovery circuit and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103135667A TWI565283B (zh) | 2014-10-15 | 2014-10-15 | 時脈資料回復電路與方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201614975A TW201614975A (en) | 2016-04-16 |
| TWI565283B true TWI565283B (zh) | 2017-01-01 |
Family
ID=55749915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW103135667A TWI565283B (zh) | 2014-10-15 | 2014-10-15 | 時脈資料回復電路與方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9906231B2 (zh) |
| TW (1) | TWI565283B (zh) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107306178B (zh) | 2016-04-25 | 2021-05-25 | 创意电子股份有限公司 | 时脉数据回复装置与方法 |
| CN106656168B (zh) * | 2016-12-30 | 2020-09-04 | 北京集创北方科技股份有限公司 | 时钟数据恢复装置及方法 |
| US10439793B2 (en) * | 2017-05-03 | 2019-10-08 | Global Unichip Corporation | Device and method for recovering clock and data |
| TWI672035B (zh) * | 2018-06-14 | 2019-09-11 | 創意電子股份有限公司 | 時脈資料回復裝置與相位控制方法 |
| TWI699989B (zh) * | 2019-07-22 | 2020-07-21 | 創意電子股份有限公司 | 時脈資料回復裝置與方法 |
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| US11165416B2 (en) | 2019-12-03 | 2021-11-02 | Apple Inc. | Duty cycle and skew measurement and correction for differential and single-ended clock signals |
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| TWI532325B (zh) | 2011-01-04 | 2016-05-01 | 智原科技股份有限公司 | 相位偵測器、相位偵測方法以及時脈資料回復裝置 |
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2014
- 2014-10-15 TW TW103135667A patent/TWI565283B/zh active
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- 2015-09-02 US US14/843,988 patent/US9906231B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201614975A (en) | 2016-04-16 |
| US9906231B2 (en) | 2018-02-27 |
| US20160112184A1 (en) | 2016-04-21 |
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