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TWI559451B - 三維記憶體及其製造方法 - Google Patents

三維記憶體及其製造方法 Download PDF

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TWI559451B
TWI559451B TW103139462A TW103139462A TWI559451B TW I559451 B TWI559451 B TW I559451B TW 103139462 A TW103139462 A TW 103139462A TW 103139462 A TW103139462 A TW 103139462A TW I559451 B TWI559451 B TW I559451B
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蕭逸璿
陳威臣
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旺宏電子股份有限公司
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Description

三維記憶體及其製造方法
本發明是關於記憶體及其製造方法，特別是關於三維記憶體及其製造方法。
典型的薄膜電晶體可藉由提供電洞來提高通道電位而進行抹除。在傳統的平面結構中，基板可扮演提供電洞的角色。相對於此，在三維結構(例如三維反及快閃記憶體)中，薄膜電晶體可能未直接接觸基板，因此不容易自基板得到電洞。提供電洞至這類薄膜電晶體的一種方法是藉由閘極引發汲極洩漏(gate-induced drain leakage,GIDL)來產生電洞。然而，此種方法容易受到局部電場的影響，並需要較長的時間來提供足量的電洞。此外，GIDL應力可能損壞閘極氧化物，並惡化可靠度。另一種方法是使用p型源極來取代n型源極。然而，在讀取使用p型源極的薄膜電晶體時，會發生壓降(voltage drop)。
在本說明書中，提供能解決上述問題的新式結構。在本說明書中，亦提供其製造方法。
根據一實施例，提供一種三維記憶體。此種三維記 憶體包括一薄膜電晶體。此一薄膜電晶體具有分開設置的一源極區及一汲極區。源極區包括一第一源極區及一第二源極區，第二源極區設置於第一源極區與汲極區之間。第一源極區為p型摻雜，第二源極區為n型摻雜，汲極區為n型摻雜。
根據另一實施例，提供一種三維記憶體的製造方法。此種方法包括下列步驟。首先，在一基板上形成由交替層疊之複數導電層及複數絕緣層構成的一堆疊。形成三維記憶體的一薄膜電晶體的一源極區。此一步驟包括：形成穿過堆疊的一穿孔；在穿孔的側壁上形成一n型摻雜層；以及填充一p型摻雜材料至穿孔中n型摻雜層上。形成薄膜電晶體之與所述源極區彼此分開的一汲極區。此一步驟包括：形成分別連接至堆疊之導電層的一系列穿孔；以及填充一n型摻雜材料至此系列穿孔中。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧薄膜電晶體
104‧‧‧源極區
106‧‧‧汲極區
108‧‧‧第一源極區
110‧‧‧第二源極區
112‧‧‧位元線
114‧‧‧字元線
116‧‧‧汲極觸點
118A‧‧‧源極觸點
118B‧‧‧源極觸點
202‧‧‧基板
204‧‧‧埋層
206‧‧‧導電層
208‧‧‧絕緣層
210‧‧‧堆疊
212‧‧‧穿孔
214‧‧‧n型摻雜層
216‧‧‧p型摻雜材料
218‧‧‧穿孔
220‧‧‧絕緣層
222‧‧‧n型摻雜材料
224‧‧‧位元線
226‧‧‧溝槽
228‧‧‧氧化物-氮化物-氧化物結構
230‧‧‧導電材料
232‧‧‧字元線
236‧‧‧源極觸點
238‧‧‧汲極觸點
D‧‧‧汲極區
L1‧‧‧第一源極區的長度
L2‧‧‧第二源極區的長度
Lt‧‧‧源極區的總長度
S‧‧‧源極區
第1A-1C圖繪示根據一實施例的三維記憶體的一部分。
第2A-2B圖顯示根據一實施例的範例及比較例的特性。
第3圖顯示根據一實施例的範例及比較例的特性。
第4A-11B圖繪示根據一實施例的三維記憶體的製造方法。
請參照第1A-1C圖，其繪示根據一實施例的三維記 憶體的一部分，其中第1B及1C圖為第1A圖中的A部分的放大圖。此一三維記憶體包括一薄膜電晶體102。為易於敘述及製圖，圖式中的三維記憶體係繪製成三維反及快閃記憶體(3D NAND flash memory)，且薄膜電晶體102可用於一記憶胞，作為記憶胞電晶體。然而，本發明可適用於其他種包括薄膜電晶體的三維記憶體及其他用途的薄膜電晶體。
薄膜電晶體102具有分開設置的一源極區104及一汲極區106。源極區104包括一第一源極區108及一第二源極區110，第二源極區110設置於第一源極區108與汲極區106之間。第一源極區108的長度為L1，第二源極區110的長度為L2，源極區104的總長度為Lt。在一範例中，Lt等於0.3微米。第一源極區108為p型摻雜，第二源極區110為n型摻雜，汲極區106為n型摻雜。
由於源極區104包括p型第一源極區108，因此提供了一個穩定且快速的電洞來源。不像只使用p型源極的例子，源極區104也包括n型第二源極區110。因此，在讀取根據實施例的薄膜電晶體102時，不會發生壓降。此外，也能避免透過使用GIDL所產生的電洞所帶來的缺點，例如不穩定、耗時、結構損壞等等。
三維記憶體還可包括一源極觸點及一汲極觸點116。在一實施例中，如第1B圖所示，源極觸點118A同時連接第一源極區108及第二源極區110。在另一實施例中，如第1C圖所示，源極觸點118B只連接第一源極區108，不連接第二源極區110。在這二個實施例中，第二源極區110的長度L2可等於或小 於0.02微米。汲極觸點116連接汲極區106。
三維記憶體還可包括一基板(如第4B圖所示)、一位元線112及一字元線114，位元線112設置在基板上，字元線114設置在基板上並正交於位元線112。源極區104及汲極區106可沿著位元線112設置，且未直接接觸基板。
第2A-2B圖顯示根據一實施例的範例及其比較例在讀取根據範例及比較例的薄膜電晶體時的特性。在示於第2A圖的範例中，源極觸點118A同時連接p型的第一源極區108及n型的第二源極區110。在示於第2B圖的比較例中，源極觸點118B只連接p型的第一源極區108。在示於第2A圖的範例及示於第2B圖的比較例中，Lt皆等於0.3微米，L1及L2皆等於0.15微米。在比較例中，由於在讀取時，第一源極區108與第二源極區110之間的p-n接面係反向偏壓，因此ID電流是由能帶間的穿隧所主導，並強烈地受到Vd偏壓所影響。而在源極觸點118A亦連接至n型源極區的範例中，ID-VG曲線表現出n型通道讀取的典型特性。
第3圖顯示根據一實施例的範例及其比較例在抹除根據範例及比較例的薄膜電晶體時的特性。在所有的範例及比較例中，Lt皆等於0.3微米。當n型的第二源極區110的長度夠短，例如等於或小於0.02微米，p型的第一源極區108所提供的電洞可更輕鬆且快速地通過第二源極區110。因此，可進一步地改善抹除速度。根據一實施例，源極觸點可同時連接p型的第一源極區108及n型的第二源極區110二者。或者，根據另一實施例，源極觸點可以只連接p型的第一源極區108。
現在請參照第4A-11B圖，其繪示根據一實施例的三維記憶體的製造方法，其中以「B」所標示的圖式為沿著以「A」所標示的圖式中的B-B’線的剖面圖。首先，如第4A及4B圖所示，提供一基板202，並在基板202形成由交替層疊之複數導電層206及複數絕緣層208構成的一堆疊210。在一實施例中，一埋層204可形成於基板202與堆疊210之間。
形成三維記憶體的一薄膜電晶體的一源極區S，如第5A-6B圖所示。請參照第5A及5B圖，形成穿過堆疊210的一穿孔212。請參照第6A及6B圖，在穿孔212的側壁上形成一n型摻雜層214，並填充一p型摻雜材料216至穿孔212中n型摻雜層214上。在一實施例中，n型摻雜層214的厚度可等於或小於0.02微米。
形成所述薄膜電晶體之一汲極區D，如第7A-7B圖所示。汲極區D與源極區S彼此分開。形成分別連接至堆疊210之導電層206的一系列穿孔218。可在穿孔218的側壁上形成一絕緣層220。接著蝕刻以移除多餘的材料，並填充一n型摻雜材料222至此系列穿孔218中。
形成位元線224及字元線232，如第8A-10B圖所示。請參照第8A及8B圖，圖案化堆疊210，以形成複數位元線224，其由溝槽226所分開。源極區S及汲極區D分別至少穿過複數位元線224之一堆疊的一部分。請參照第9A及9B圖，在位元線224之間的溝槽226的側壁上形成一氧化物-氮化物-氧化物(ONO)結構228，並填充一導電材料230(例如多晶矽)至溝槽226中。請參照第10A及10B圖，藉由圖案化導電材料230形成複數 字元線232。
形成源極區S、汲極區D、位元線224及字元線232的順序可彼此交換。接著，請參照第11A及11B圖，形成一源極觸點236及複數汲極觸點238。在一實施例中，源極觸點236同時連接p型摻雜材料216及n型摻雜層214。或者，在另一實施例中，源極觸點236連接p型摻雜材料216，但不連接n型摻雜層214。汲極觸點238連接所述系列穿孔218中之n型摻雜材料222。
根據上述的方法，可輕易地建造根據實施例之其中提供有穩定且快速的電洞來源的三維記憶體。然而，此一方法只供解釋之用，也可實施其他建造根據實施例的三維記憶體的製造方法。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧薄膜電晶體
104‧‧‧源極區
106‧‧‧汲極區
108‧‧‧第一源極區
110‧‧‧第二源極區
112‧‧‧位元線
114‧‧‧字元線
116‧‧‧汲極觸點
L1‧‧‧第一源極區的長度
L2‧‧‧第二源極區的長度
Lt‧‧‧源極區的總長度

Claims (10)

  1. 一種三維記憶體，包括：一薄膜電晶體，具有分開設置的一源極區及一汲極區，其中該源極區包括一第一源極區及一第二源極區，該第二源極區設置於該第一源極區與該汲極區之間，且其中該第一源極區為p型摻雜、該第二源極區為n型摻雜、該汲極區為n型摻雜；其中該源極區及該汲極區分別至少穿過複數位元線之一堆疊的一部分。
  2. 如請求項1之三維記憶體，更包括：一源極觸點，同時連接該第一源極區及該第二源極區；以及一汲極觸點，連接該汲極區。
  3. 如請求項1之三維記憶體，更包括：一源極觸點，連接該第一源極區，但不連接該第二源極區；以及一汲極觸點，連接該汲極區。
  4. 如請求項3之三維記憶體，其中該第二源極區的長度等於或小於0.02微米。
  5. 如請求項1之三維記憶體，其中該第二源極區的長度等於或小於0.02微米。
  6. 如請求項1之三維記憶體，更包括：一基板；以及一位元線，設置在該基板上；其中該源極區及該汲極區係沿著該位元線設置，且未直接接觸該基板。
  7. 一種三維記憶體的製造方法，包括：在一基板上形成由交替層疊之複數導電層及複數絕緣層構成的一堆疊；形成該三維記憶體的一薄膜電晶體的一源極區，包括：形成穿過該堆疊的一穿孔；在該穿孔的側壁上形成一n型摻雜層；及填充一p型摻雜材料至該穿孔中該n型摻雜層上；以及形成該薄膜電晶體之與該源極區彼此分開的一汲極區，包括：形成分別連接至該堆疊之該些導電層的一系列穿孔；及填充一n型摻雜材料至該系列穿孔中。
  8. 如請求項7之三維記憶體的製造方法，更包括：形成同時連接該p型摻雜材料及該n型摻雜層的一源極觸點；以及形成連接該系列穿孔中之該n型摻雜材料的複數汲極觸點。
  9. 如請求項7之三維記憶體的製造方法，更包括：形成連接該p型摻雜材料但不連接該n型摻雜層的一源極觸點；以及形成連接該系列穿孔中之該n型摻雜材料的複數汲極觸點。
  10. 如請求項7之三維記憶體的製造方法，其中該n型摻雜層的厚度等於或小於0.02微米。
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