TWI552302B

TWI552302B - 半導體裝置及其製造方法

Info

Publication number: TWI552302B
Application number: TW104139100A
Authority: TW
Inventors: 鄒安莉; 曾瑋豪
Original assignee: 新唐科技股份有限公司
Priority date: 2015-11-25
Filing date: 2015-11-25
Publication date: 2016-10-01
Also published as: CN106783838A; TW201719850A; CN106783838B

Description

半導體裝置及其製造方法

本揭露係有關於半導體裝置及其製造方法，且特別係有關於一種具有靜電放電保護元件之半導體裝置及其製造方法。

一般而言，靜電放電的電壓(或電流)較正常操作所需的電源電壓(或電流)大出甚多。於實際使用環境中，各種來源的靜電放電(electrostatic discharge，ESD)可能會衝擊電子產品。當靜電放電發生時，此突如其來的靜電放電電流很可能會在瞬間將元件燒毀。

為克服上述問題，一般須在電路中安排一些靜電放電保護機制，以有效隔離靜電放電電流而避免元件損毀。一般而言，靜電放電保護元件會配置在核心電路(Core Circuit)與焊墊(PAD)之間，以保護核心電路。而靜電放電保護元件較佳具有較低的電容及較小的面積。然而，目前的靜電放電保護元件並非各方面皆令人滿意。

因此，業界仍須一種具有更低的電容及更小的面積的靜電放電保護元件。

本揭露提供一種半導體裝置，包括：基板，基板重摻雜有第一導電型；第二導電型磊晶層，設於基板上，其中第二導電型磊晶層具有第二導電型，且第一導電型與第二導電型不同；第一導電型磊晶層，設於第二導電型磊晶層上，其中第一導電型磊晶層具有第一導電型；第二導電型埋藏層，設於第二導電型磊晶層中，其中第二導電型埋藏層重摻雜有第二導電型；第一隔離溝槽、第二隔離溝槽及第三隔離溝槽，自第一導電型磊晶層之頂面延伸穿過第二導電型磊晶層至基板中，且第一隔離溝槽與第三隔離溝槽分別設於第二隔離溝槽之相反側，其中第一隔離溝槽與第二隔離溝槽之間的區域為第一隔離區，第二隔離溝槽與第三隔離溝槽之間的區域為第二隔離區；第一導電型第一重摻雜區，設於第一隔離區中的第二導電型磊晶層中，且位於第二導電型埋藏層之下，其中第一導電型第一重摻雜區具有第一導電型，且位於第一隔離區中的第一導電型第一重摻雜區與第二導電型埋藏層係作為齊納二極體(Zener diode)；以及第二導電型第一重摻雜區，設於第二隔離區中的第一導電型磊晶層中，第二導電型第一重摻雜區具有第二導電型，其中位於第二隔離區中的第一導電型磊晶層與第二導電型第一重摻雜區係作為高側二極體(high-side diode)，而位於第二隔離區中的基板與第二導電型磊晶層係作為低側二極體(low-side diode)。

本揭露更提供一種半導體裝置之製造方法，包括：提供基板，基板重摻雜有第一導電型，且基板包括：第一溝槽預定區；第二溝槽預定區；第三溝槽預定區，其中第一溝槽預定區與第三溝槽預定區分別設於第二溝槽預定區之相反側，其中第一溝槽預定區與第二溝槽預定區之間的區域為第一隔離區，第二溝槽預定區與第三溝槽預定區之間的區域為第二隔離區；形成第二導電型磊晶層於基板上，第二導電型磊晶層具有第二導電型，且第一導電型與第二導電型不同；形成第一導電型第一重摻雜區於第一隔離區中的第二導電型磊晶層中，且第一導電型第一重摻雜區具有第一導電型；形成第二導電型埋藏層於第二導電型磊晶層中，第二導電型埋藏層重摻雜有第二導電型且設於第一導電型第一重摻雜區上，其中位於第一隔離區中的第一導電型第一重摻雜區與第二導電型埋藏層係作為齊納二極體(Zener diode)；形成第一導電型磊晶層於第二導電型磊晶層上，第一導電型磊晶層具有第一導電型；於第一溝槽預定區、第二溝槽預定區及第三溝槽預定區分別形成第一隔離溝槽、第二隔離溝槽及第三隔離溝槽，其中第一隔離溝槽、第二隔離溝槽及第三隔離溝槽自第一導電型磊晶層之頂面延伸穿過第二導電型磊晶層至基板中；以及形成第二導電型第一重摻雜區於第二隔離區中的第一導電型磊晶層中，第二導電型第一重摻雜區具有第二導電型，其中位於第二隔離區中的第一導電型磊晶層與第二導電型第一重摻雜區係作為高側二極體(high-side diode)，而位於第二隔離區中的基板與第二導電型磊晶層係作為低側二極體(low-side diode)。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧基板

102A‧‧‧第一溝槽預定區

102B‧‧‧第二溝槽預定區

102C‧‧‧第三溝槽預定區

104A‧‧‧第一隔離區

104AS1‧‧‧側邊

104AS2‧‧‧側邊

104B‧‧‧第二隔離區

104BS‧‧‧側邊

106‧‧‧第二導電型磊晶層

106A‧‧‧上表面

108‧‧‧第一導電型第一重摻雜區

108S1‧‧‧側邊

108S2‧‧‧側邊

108A‧‧‧上表面

108B‧‧‧底面

110‧‧‧第二導電型埋藏層

110A‧‧‧上表面

110S1‧‧‧側邊

110S2‧‧‧側邊

112‧‧‧第一導電型磊晶層

112A‧‧‧上表面

114‧‧‧第二導電型第二重摻雜區

114S1‧‧‧側邊

114S2‧‧‧側邊

116‧‧‧第二導電型第三重摻雜區

116S1‧‧‧側邊

116S2‧‧‧側邊

118‧‧‧第一隔離溝槽

118B‧‧‧底面

120‧‧‧第二隔離溝槽

120S1‧‧‧側邊

120S2‧‧‧側邊

122‧‧‧第三隔離溝槽

124‧‧‧第二導電型第一重摻雜區

124S1‧‧‧側邊

124S2‧‧‧側邊

126‧‧‧第一導電型第二重摻雜區

126S1‧‧‧側邊

126S2‧‧‧側邊

128‧‧‧層間介電層

130‧‧‧接觸插塞

132‧‧‧接觸插塞

134‧‧‧接觸插塞

136‧‧‧導電層

200‧‧‧半導體裝置

W1‧‧‧寬度

W2‧‧‧寬度

第1-6圖係本揭露實施例之半導體裝置在其製造方法中各階段的剖面圖。

以下針對本揭露之半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

必需了解的是，為特別描述或圖示之元件可以此技術人士所熟知之各種形式存在。此外，當某層在其它層或基板「上」時，有可能是指「直接」在其它層或基板上，或指某層在其它層或基板上，或指其它層或基板之間夾設其它層。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖示的一個元件對於另一元件的相對關係。能理解的是，如果將圖示的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

本揭露實施例係將裝置中的高側二極體(high-side diode)與低側二極體(low-side diode)設於同一隔離區，並將齊納二極體(Zener diode)設於另一隔離區，以更進一步降低裝置的電容並縮小裝置的面積。

第1-6圖係本揭露實施例之半導體裝置在其製造方法中各階段的剖面圖。首先，參見第1圖，提供基板100，此基板100重摻雜有第一導電型。例如，當此第一導電型為P型時，此基板100可為重摻雜P型基板。此外，在一實施例中，基板100之摻雜濃度可為約10¹⁷-10¹⁸/cm³。

此基板100可包括：單晶結構、多晶結構或非晶結構的矽或鍺之元素半導體；氮化鎵(GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)等化合物半導體；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半導體或其它適合的材料及/或上述組合。

此外，基板100包括第一溝槽預定區102A、第二溝槽預定區102B及第三溝槽預定區102C。此第一溝槽預定區102A與第三溝槽預定區102C係分別設於第二溝槽預定區102B之相反側。此外，此第一溝槽預定區102A與第二溝槽預定區102B之間的區域為第一隔離區104A，而此第二溝槽預定區 102B與第三溝槽預定區102C之間的區域為第二隔離區104B。

在一些實施例中，後續之齊納二極體(Zener diode)係設於上述第一隔離區104A，而後續之高側二極體(high-side diode)與低側二極體(low-side diode)係設於上述第二隔離區104B。而由於齊納二極體相較於高側二極體或低側二極體需承受較高的電壓與電流，故設有後續齊納二極體之第一隔離區104A的寬度W1大於設有後續高側二極體及低側二極體之第二隔離區104B的寬度W2。

接著，形成第二導電型磊晶層106於基板100上，此第二導電型磊晶層106具有第二導電型，且第一導電型與第二導電型不同。此外，在一些實施例中，第二導電型磊晶層106之摻雜濃度可為約10¹⁴-10¹⁶/cm³，例如為約10¹⁵/cm³。而在一些實施例中，此第二導電型磊晶層106之厚度可為約1μm至約5μm，例如為約3μm。

此第二導電型磊晶層106可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。此第二導電型磊晶層106可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法形成。在一些實施例中，當第二導電型為N型時，第二導電型磊晶層106為N型摻雜緩衝層。其可藉由在沈積第二導電型磊晶層106時，於反應氣體中加入磷化氫(phosphine)或砷化三氫(arsine)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層106後，再以磷離子或砷離子進行離子佈植。

如第1圖所示，位於第二隔離區104B中的基板100與第二導電型磊晶層106接觸之交界會形成一個PN接面(PN junction)，且其係作為裝置之低側二極體(low-side diode)。此低側二極體係於第1圖中以基板100與第二導電型磊晶層106之交會處的二極體標示表示。

接著，參見第2圖，形成第一導電型第一重摻雜區108於第一隔離區104A中的第二導電型磊晶層106中，且此第一導電型第一重摻雜區108具有第一導電型。此外，在一些實施例中，第一導電型第一重摻雜區108之摻雜濃度可為約10¹⁷-10¹⁸/cm³。此外，此第一導電型第一重摻雜區108之底面係直接接觸基板100。

在第2圖所示之實施例中，此第一導電型第一重摻雜區108具有相對之側邊108S1與側邊108S2，而第一隔離區104A亦具有相對之側邊104AS1與側邊104AS2。且此第一導電型第一重摻雜區108之側邊108S1係對準第一隔離區104A之側邊104AS1，而此第一導電型第一重摻雜區108之側邊108S2係對準第一隔離區104A之側邊104AS2。

然而，需注意的是，在其它實施例中，第一導電型第一重摻雜區108之側邊108S1亦可位於第一溝槽預定區102A中，而側邊108S2亦可位於第二溝槽預定區102B中(未繪示)。或者，在另一實施例中，第一導電型第一重摻雜區108之側邊108S1與側邊108S2可皆不接觸第一隔離區104A之側邊 104AS1與側邊104AS2(未繪示)。因此，本揭露之範圍並不以第2圖所示之實施例為限。

此外，需注意的是，第2圖中用以繪示第一溝槽預定區102A、第二溝槽預定區102B、第三溝槽預定區102C、第一隔離區104A及第二隔離區104B之虛線係向上延伸，以清楚描述本揭露之特徵。

接著，形成第二導電型埋藏層110於第二導電型磊晶層106中，此第二導電型埋藏層110重摻雜有第二導電型，此外，在一些實施例中，第二導電型埋藏層110之摻雜濃度可為約10¹⁷-10¹⁸/cm³。且此第二導電型埋藏層110係設於第一導電型第一重摻雜區108上。易言之，第一導電型第一重摻雜區108係設於此第二導電型埋藏層110下。此外，此第二導電型埋藏層110係自第二導電型磊晶層106之上表面106A向下延伸並直接接觸第一導電型第一重摻雜區108之上表面108A，且位於第一隔離區104A中的第一導電型第一重摻雜區108與第二導電型埋藏層110接觸之交界會形成一個PN接面(PN junction)，且其係作為齊納二極體(Zener diode)，此齊納二極體係於第2圖中以第一導電型第一重摻雜區108與第二導電型埋藏層110之交會處的二極體標示表示。

此外，在第2圖所示之實施例中，第二導電型埋藏層110係依序橫跨第一溝槽預定區102A、第一隔離區104A、第二溝槽預定區102B、第二隔離區104B及第三溝槽預定區102C，且此第二導電型埋藏層110可延伸超過第一溝槽預定區102A及第三溝槽預定區102C。

然而，需注意的是，此第二導電型埋藏層110亦可不延伸超過第一溝槽預定區102A及第三溝槽預定區102C。易言之，在其它實施例中，此第二導電型埋藏層110之相對的側邊110S1及側邊110S2可分別設於第一溝槽預定區102A及第三溝槽預定區102C中，此時第二導電型埋藏層110係依序橫跨部分第一溝槽預定區102A、第一隔離區104A、第二溝槽預定區102B、第二隔離區104B及部分第三溝槽預定區102C(未繪示)。

或者，在另一實施例中，此時第二導電型埋藏層110可僅依序橫跨部分第一溝槽預定區102A、第一隔離區104A及部分第二溝槽預定區102B。此時其側邊110S1及側邊110S2係分別設於第一溝槽預定區102A及第二溝槽預定區102B中(未繪示)。

接著，參見第3圖，形成第一導電型磊晶層112於第二導電型磊晶層106上，此第一導電型磊晶層112具有第一導電型。此外，在一些實施例中，第一導電型磊晶層112之摻雜濃度可為約10¹⁴-10¹⁶/cm³，例如為約10¹⁵/cm³。而在一些實施例中，此第一導電型磊晶層112之厚度可為約0.5μm至約4.5μm，例如為約2.5μm。此外，在一些實施例中，此第一導電型磊晶層112之摻雜濃度可小於第二導電型磊晶層106之摻雜濃度，且此此第一導電型磊晶層112之厚度亦可小於第二導電型磊晶層106之厚度。

此第一導電型磊晶層112可包括矽、鍺、矽與鍺、III-V族化合物或上述之組合。此第一導電型磊晶層112可藉由磊晶成長(epitaxial growth)製程形成，例如金屬有機物化學氣相沉積法(MOCVD)、金屬有機物化學氣相磊晶法(MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced CVD)、遙控電漿化學氣相沉積法(RP-CVD)、分子束磊晶法(MBE)、氫化物氣相磊晶法(HVPE)、液相磊晶法(LPE)、氯化物氣相磊晶法(Cl-VPE)或類似的方法形成。在一實施例中，當此第一導電型為P型時，第一導電型磊晶層112為P型磊晶層，其可藉由在沈積第一導電型磊晶層112時，於反應氣體中加入硼烷(BH₃)或三溴化硼(BBr₃)進行原位(in-situ)摻雜，或者，亦可先沈積未摻雜之磊晶層112後，再以硼離子或銦離子進行離子佈植。

此外，需注意的是，在一些實施例中，如第3圖所示，第二導電型埋藏層110可部分延伸進入此第一導電型磊晶層112中。

此外，需注意的是，第3圖中用以繪示第一溝槽預定區102A、第二溝槽預定區102B、第三溝槽預定區102C、第一隔離區104A及第二隔離區104B之虛線係更進一步向上延伸，以清楚描述本揭露之特徵。

接著，參見第4圖，於第一隔離區104A中的第一導電型磊晶層112中形成第二導電型第二重摻雜區114，並於第二隔離區104B中的第一導電型磊晶層112中形成第二導電型第三重摻雜區116。此第二導電型第二重摻雜區114及第二導電型第三重摻雜區116具有第二導電型。此外，在一些實施例中，此第二導電型第二重摻雜區114及第二導電型第三重摻雜區116之摻雜濃度可各自獨立地為約10¹⁹-10²⁰/cm³。第二導電型第二重摻雜區114電性連接齊納二極體，且可將齊納二極體電性連接至後續的接觸插塞。第二導電型第三重摻雜區116電性連接低側二極體，且可將低側二極體電性連接至後續的另一個接觸插塞。

此第二導電型第二重摻雜區114及第二導電型第三重摻雜區116可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型第二重摻雜區114及第二導電型第三重摻雜區116之區域佈植磷離子或砷離子以形成第二導電型第二重摻雜區114及第二導電型第三重摻雜區116。在一些實施例中，此第二導電型第二重摻雜區114及第二導電型第三重摻雜區116可於同一道離子佈植步驟形成。然而，在其它實施例中，此第二導電型第二重摻雜區114及第二導電型第三重摻雜區116亦可由不同之離子佈植步驟形成。

如第4圖之實施例所示，此第二導電型第二重摻雜區114具有相對之側邊114S1與側邊114S2，而第一隔離區104A亦具有相對之側邊104AS1與側邊104AS2。且此第二導電型第二重摻雜區114之側邊114S1係對準第一隔離區104A之側邊104AS1，而此第二導電型第二重摻雜區114之側邊114S2係對準第一隔離區104A之側邊104AS2。

然而，需注意的是，在其它實施例中，第二導電型第二重摻雜區114之側邊114S1亦可位於第一溝槽預定區102A中，而側邊114S2亦可位於第二溝槽預定區102B中(未繪示)。或者，在另一實施例中，第二導電型第二重摻雜區114之側邊114S1與側邊114S2可皆不接觸第一隔離區104A之側邊104AS1與側邊104AS2(未繪示)。因此，本揭露之範圍並不以第4 圖所示之實施例為限。

此外，在第4圖所示之實施例中，第二導電型第二重摻雜區114係自第一導電型磊晶層112之上表面112A向下延伸並直接接觸第二導電型埋藏層110的上表面110A。

此外，如第4圖之實施例所示，此第二導電型第三重摻雜區116具有相對之側邊116S1與側邊116S2，而第二隔離區104B具有鄰近第二導電型第三重摻雜區116之側邊104BS。此第二導電型第三重摻雜區116之側邊116S1係設於第二隔離區104B中，而第二導電型第三重摻雜區116之另一側邊116S2係對準第二隔離區104B之側邊104BS。

然而，需注意的是，在其它實施例中，第二導電型第三重摻雜區116之側邊116S2亦可位於第三溝槽預定區102C中(未繪示)。或者，在另一實施例中，第二導電型第三重摻雜區116之側邊116S2可皆不接觸第二隔離區104B之側邊104BS(未繪示)。因此，本揭露之範圍並不以第4圖所示之實施例為限。

此外，在第4圖所示之實施例中，第二導電型第三重摻雜區116係自第一導電型磊晶層112之上表面112A向下延伸並直接接觸第二導電型埋藏層110的上表面110A。

接著，參見第5圖，於第一溝槽預定區102A、第二溝槽預定區102B及第三溝槽預定區102C分別形成第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122。此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122自第一導電型磊晶層112之頂面112A延伸穿過第一導電型磊晶層112、第二導電型磊晶層106至基板100中。且此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122的底面(例如底面118B)係位於齊納二極體之下，亦即位於第一導電型第一重摻雜區108之底面108B之下。

在一些實施例中，此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122可藉由蝕刻步驟形成。此蝕刻步驟包括乾蝕刻、濕蝕刻或上述之組合。此濕蝕刻可包括浸洗蝕刻(immersion etching)、噴洗蝕刻(spray etching)、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟包括電容耦合電漿蝕刻、感應耦合型電漿蝕刻、螺旋電漿蝕刻、電子迴旋共振電漿蝕刻、上述之組合、或其它適合之乾蝕刻。此乾蝕刻步驟使用的氣體可包括惰性氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、上述氣體之組合或其它任何適合的氣體。在某些實施例中，此乾蝕刻步驟使用的氣體包括Ar、CF₄、SF₆、CH₂F₂、CHF₃、C₂F₆、Cl₂、CHCl₃、CCl₄、HBr、CHBr₃、BF₃、BCl₃、上述氣體之組合或其它任何適合的氣體。在其它實施例中，乾蝕刻步驟使用的氣體可更包括或其組合。

此外，此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122中可填有絕緣材料。在一實施例中，此絕緣材料可填滿第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122。此絕緣材料可為使用化學氣相沉積(CVD)法形成之氧化矽、氮化矽、氮氧化矽、其它任何適合之絕緣材料、或上述之組合。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

接著，形成第二導電型第一重摻雜區124於第二隔離區104B中的第一導電型磊晶層112中，並於第二隔離區104B中的第一導電型磊晶層112中形成第一導電型第二重摻雜區126。

此第二導電型第一重摻雜區124及第一導電型第二重摻雜區126可分別藉由兩道離子佈植步驟形成。例如，當此第一導電型為P型而第二導電型為N型時，可於預定形成此第二導電型第一重摻雜區124之區域佈植磷離子或砷離子以形成第二導電型第一重摻雜區124，並於預定形成第一導電型第二重摻雜區126之區域佈植硼離子或銦離子以形成第一導電型第二重摻雜區126。此外，形成此第二導電型第一重摻雜區124及第一導電型第二重摻雜區126之順序並無固定，例如，可先形成第二導電型第一重摻雜區124後，再形成第一導電型第二重摻雜區126。或者，亦可先形成第一導電型第二重摻雜區126後，再形成第二導電型第一重摻雜區124。

此外，在一些實施例中，此第二導電型第一重摻雜區124及第一導電型第二重摻雜區126之摻雜濃度可各自獨立地為約10¹⁹-10²⁰/cm³。

此第二導電型第一重摻雜區124具有第二導電型，且此位於第二隔離區104B中的第一導電型磊晶層112與第二導電型第一重摻雜區124接觸之交界會形成一個PN接面(PN junction)，且其係作為高側二極體(high-side diode)。此高側二極體係於第5圖中以第一導電型磊晶層112與第二導電型第一重摻雜區124之交會處的二極體標示表示。

此外，如前文所述，位於第二隔離區104B中的基板100與第二導電型磊晶層106係作為低側二極體。易言之，本揭露之高側二極體與低側二極體係位於同一隔離區(亦即第二隔離區104B)，而齊納二極體係位於另一隔離區(亦即第一隔離區104A)。此外，如第5圖之實施例所示，高側二極體係位於低側二極體之上。

在另一發明人已知之一種半導體裝置中，高側二極體係與齊納二極體位於同一隔離區。然而，由於齊納二極體所在的隔離區需具有較大的寬度，故會使得此實施例中與齊納二極體設於同一隔離區的高側二極體具有較大的面積，並因此使裝置具有較大的電容。相較之下，在本揭露第5圖之實施例中，高側二極體與低側二極體係位於同一隔離區，而非與齊納二極體位於同一隔離區，故與低側二極體位於同一隔離區之高側二極體可具有較小的面積，並因此具有較小的電容。因此，本揭露第5圖之實施例可更進一步降低裝置之電容，並因此提昇裝置之性能。

此外，如第5圖之實施例所示，此第二導電型第一重摻雜區124具有相對之側邊124S1與側邊124S2，而第二隔離溝槽120亦具有相對之側邊120S1與側邊120S2，且其中側邊120S2鄰近第二導電型第一重摻雜區124之側邊124S1。在第5圖所示之實施例中，此第二導電型第一重摻雜區124之側邊124S1係直接接觸第二隔離溝槽120之側邊120S2，而第二導電型第一重摻雜區124之另一側邊124S2係設於第二隔離區104B中。

然而，需注意的是，在其它實施例中，第二導電型第一重摻雜區124之側邊124S1亦可不接觸第二隔離溝槽120之側邊120S2，而是僅位於第二隔離區104B中(未繪示)。因此，本揭露之範圍並不以第5圖所示之實施例為限。

此外，在一些實施例中，第二導電型第一重摻雜區124係自第一導電型磊晶層112之上表面112A向下延伸至部分第一導電型磊晶層112中，且未直接接觸第二導電型埋藏層110。

繼續參見第5圖，第一導電型第二重摻雜區126具有第一導電型，且電性連接高側二極體。此第一導電型第二重摻雜區126係用以將高側二極體電性連接至後續之接觸插塞。

此外，如第5圖之實施例所示，此第一導電型第二重摻雜區126具有相對之側邊126S1與側邊126S2，而第二導電型第三重摻雜區116亦具有相對之側邊116S1與側邊116S2，其中側邊116S1鄰近第一導電型第二重摻雜區126之側邊126S2。在第5圖所示之實施例中，此第一導電型第二重摻雜區126之側邊126S2係直接接觸第二導電型第三重摻雜區116之側邊116S1，而第一導電型第二重摻雜區126之另一側邊126S1係設於第二隔離區104B中。亦即，此第一導電型第二重摻雜區126可直接接觸第二導電型第三重摻雜區116。

然而，需注意的是，在其它實施例中，第一導電型第二重摻雜區126之側邊126S2亦可不接觸第二導電型第三重摻雜區116之側邊116S1，而是僅位於第二隔離區104B中(未繪示)。因此，本揭露之範圍並不以第5圖所示之實施例為限。

此外，在一些實施例中，第一導電型第二重摻雜區126係自第一導電型磊晶層112之上表面112A向下延伸至部分第一導電型磊晶層112中，且未直接接觸第二導電型埋藏層110。

再者，在一些實施例中，如第5圖所示，上述第二導電型第三重摻雜區116之側邊116S2係直接接觸第三隔離溝槽122。然而，本技術領域中具有通常知識者應可理解，在其它實施例中，第二導電型第三重摻雜區116之側邊116S2亦可不直接接觸第三隔離溝槽122。

此外，在一些實施例中，如第5圖所示，上述第二導電型第二重摻雜區114之側邊114S1係直接接觸第一隔離溝槽118，而另一側邊114S2係直接接觸第二隔離溝槽120。然而，本技術領域中具有通常知識者應可理解，在其它實施例中，第二導電型第二重摻雜區114S1可不直接接觸第一隔離溝槽118，而另一側邊114S2亦可不直接接觸第二隔離溝槽120。因此，本揭露之範圍並不以第5圖所示之實施例為限。

再者，在一些實施例中，如第5圖所示，上述第一導電型第一重摻雜區108之側邊108S1係直接接觸第一隔離溝槽118，而另一側邊108S2係直接接觸第二隔離溝槽120。然而，本技術領域中具有通常知識者應可理解，在其它實施例中，第一導電型第一重摻雜區108S1可不直接接觸第一隔離溝槽118，而另一側邊108S2亦可不直接接觸第二隔離溝槽120。因此，本揭露之範圍並不以第5圖所示之實施例為限。

接著，參見第6圖，於第一導電型磊晶層112上毯覆性形成層間介電層128，並於層間介電層128之中形成接觸插塞130、132及134。接著可於層間介電層128之上形成導電層136。

在一些實施例中，此層間介電層128之組成可為氧化矽或低介電常數之介電材料。此低介電常數之介電材料可以是磷矽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽玻璃(fluorinated silicate glass；FSG)、碳氧化矽(SiO_xC_y)、旋塗式玻璃(Spin-On-Glass)、旋塗式高分子(Spin-On-Polymers)、碳化矽材料、前述之化合物、前述之複合材料或前述之組合。在一較佳實施例中，此層間介電層128具有平坦的上表面。層間介電層128可使用化學氣相沉積(CVD)法形。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition， ALD)或其它常用的方法。

上述接觸插塞130、132及134可藉由以下步驟形成。首先，以微影蝕刻步驟於層間介電層128中預定形成接觸插塞130、132及134之區域形成開口，接著再於此開口中填入導電材料以形成接觸插塞130、132及134。

上述微影蝕刻步驟可包括微影與蝕刻製程，此微影製程包括光阻圖案化，而此光阻圖案化更包括光阻塗佈、軟烤、光罩對準、曝光圖案、後曝烤、光阻顯影及硬烤等製程步驟。此蝕刻步驟可包括反應離子蝕刻、電漿蝕刻或其它合適的蝕刻步驟。

上述導電材料可為銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述之合金、上述之組合或其它導電性佳的金屬材料。於其它實施例中，導電材料可為一非金屬材料，只要使用之材料具有導電性即可。此導電材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。在一些實施例中，上述接觸插塞130、132及134之材料可相同，且可藉由同一道沈積步驟形成。然而，在其它實施例中，上述接觸插塞130、132及134之材料可彼此不同。

上述導電層136可為一金屬層，且其材料可為單層或多層之銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述之合金、上述之組合或其它導電性佳的金屬材料。於其它實施例中，導電層136可為一非金屬材料，只要使用之材料具有導電性即可。此導電層136亦可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。

繼續參見第6圖，在該圖所示之實施例中，接觸插塞130係同時電性連接第一導電型第二重摻雜區126及第二導電型第三重摻雜區116。詳細而言，接觸插塞130透過第一導電型第二重摻雜區126電性連接至高側二極體，並同時透過第二導電型第三重摻雜區116電性連接至低側二極體。換句話說，此低側二極體依序透過第二導電型埋藏層110設於第二隔離區104B中的部分及第二導電型第三重摻雜區116電性連接至接觸插塞130。

相較於需使用兩個接觸插塞分別電性連接高側二極體與低側二極體之半導體裝置，由於本揭露第6圖之實施例中高側二極體與低側二極體係位於同一隔離區，故本揭露第6圖之實施例僅用一個接觸插塞即可同時電性連接高側二極體與低側二極體，故可減少裝置橫向使用之面積，並可進一步將半導體裝置微小化。

此外，接觸插塞132係電性連接至第二導電型第一重摻雜區124。易言之，此接觸插塞132係電性連接至包括第二導電型第一重摻雜區124之高側二極體。而接觸插塞134係電性連接至第二導電型第二重摻雜區114，並藉此電性連接至齊納二極體。而導電層136係將接觸插塞132與接觸插塞134電性連接。由此可知，高側二極體可依序藉由接觸插塞132、導電層136、接觸插塞134與第二導電型第二重摻雜區114電性連接至齊納二極體。

在一實施例中，基板100係接地。而當半導體裝置受到較正常操作所需的電源電壓(或電流)大出甚多之靜電放電的電壓(或電流)時，此電壓(或電流)可經由上述高側二極體及齊納二極體、或藉由低側二極體釋放，並藉此保護半導體裝置中的元件不被破壞。詳細而言，當此靜電放電的電壓為正偏壓時，此電流可經由高側二極體及齊納二極體傳導至接地的基板釋放。而當此靜電放電的電壓為負偏壓時，電流可經由接地的基板及低側二極體流入裝置，並藉此中和為負偏壓之電壓。因此，本揭露之半導體裝置可作為一靜電放電保護元件。

繼續參見第6圖之實施例，本揭露提供一種半導體裝置200，包括基板100，此基板100重摻雜有第一導電型。此半導體裝置200更包括設於基板100上之第二導電型磊晶層106，此第二導電型磊晶層106具有第二導電型，且第一導電型與第二導電型不同。此半導體裝置200更包括設於第二導電型磊晶層106上之第一導電型磊晶層112，此第一導電型磊晶層112具有第一導電型。此半導體裝置200更包括設於第二導電型磊晶層106中之第二導電型埋藏層110，此第二導電型埋藏層110重摻雜有第二導電型。此半導體裝置200更包括第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122，此第一隔離溝槽118、第二隔離溝槽120及第三隔離溝槽122自第一導電型磊晶層112之頂面延伸穿過第二導電型磊晶層106至基板100中，且第一隔離溝槽118與第三隔離溝槽122分別設於第二隔離溝槽120之相反側。第一隔離溝槽118與第二隔離溝槽120之間的區域為第一隔離區104A，而第二隔離溝槽120與第三隔離溝槽122之間的區域為第二隔離區104B。此半導體裝置200更包括設於第一隔離區104A中的第二導電型磊晶層106中且位於第二導電型埋藏層110之下之第一導電型第一重摻雜區108，此第一導電型第一重摻雜區108具有第一導電型，且位於第一隔離區104A中的第一導電型第一重摻雜區108與第二導電型埋藏層110係作為齊納二極體(Zener diode)。此半導體裝置200更包括設於第二隔離區104B中的第一導電型磊晶層112中之第二導電型第一重摻雜區124，此第二導電型第一重摻雜區124具有第二導電型。位於第二隔離區104B中的第一導電型磊晶層112與第二導電型第一重摻雜區124係作為高側二極體(high-side diode)，而位於第二隔離區104B中的基板100與第二導電型磊晶層106係作為低側二極體(low-side diode)。

此外，此半導體裝置200更包括設於第一隔離區104A中的第一導電型磊晶層112中之第二導電型第二重摻雜區114，此第二導電型第二重摻雜區114具有第二導電型，且電性連接齊納二極體。此半導體裝置200更包括設於第二隔離區104B中的第一導電型磊晶層112中之第二導電型第三重摻雜區116，此第二導電型第三重摻雜區116具有第二導電型，且電性連接低側二極體。

此半導體裝置200更包括設於第二隔離區104B中的第一導電型磊晶層112中之第一導電型第二重摻雜區126，此第一導電型第二重摻雜區126具有第一導電型，且電性連接高側二極體。此外，此半導體裝置200更包括同時電性連接第一導電型第二重摻雜區126及第二導電型第三重摻雜區116之接觸插塞130。

此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。

綜上所述，本揭露實施例藉由將高側二極體與低側二極體係位於同一隔離區，而非與齊納二極體位於同一隔離區，可更進一步降低裝置之電容並提升裝置之性能。此外，由於本揭露實施例中高側二極體與低側二極體係位於同一隔離區，故本揭露實施例可僅用一個接觸插塞即同時電性連接高側二極體與低側二極體，因此可減少裝置橫向使用之面積，並可進一步將半導體裝置微小化。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。