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TWI548038B - 具有在溝槽中之捕獲電荷層的非依電性記憶體胞元及其陣列與製作方法 - Google Patents

具有在溝槽中之捕獲電荷層的非依電性記憶體胞元及其陣列與製作方法 Download PDF

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TWI548038B
TWI548038B TW103102499A TW103102499A TWI548038B TW I548038 B TWI548038 B TW I548038B TW 103102499 A TW103102499 A TW 103102499A TW 103102499 A TW103102499 A TW 103102499A TW I548038 B TWI548038 B TW I548038B
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Description

具有在溝槽中之捕獲電荷層的非依電性記憶體胞元及其陣列與製作 方法
本發明係有關具有一捕獲電荷層之一非依電性記憶體胞元、及一陣列與在一溝槽中製作此胞元及此陣列的一方法。
具有在溝槽中之捕獲電荷層的非依電性記憶體胞元在業界係為習知。參見例如美國專利第6,940,125號，其揭露內容以全文併入本文。在溝槽中之分裂閘極浮動閘極非依電性記憶體胞元在業界亦為習知。參見例如美國公開案第2010/0127308號。然而，迄今為止，使用捕獲電荷層用於電荷儲存之一分裂閘極非依電性記憶體胞元的尺寸仍為過大。
因此在本發明中，使用一電荷捕獲層作為儲存元件之分裂閘極非依電性記憶體的尺寸被縮小。特別是，此非依電性記憶體胞元包含具有第一傳導類型及一表面之一基體材料。一溝槽形成於此基體之表面中。隔開的第一及 第二區域形成於基體中，而各區域具有一第二傳導類型，且有一通道區域在基體中位於該兩區域間。第一區域形成於溝槽下方，且通道區域包括實質上沿著溝槽之側壁延伸的第一部分及實質上沿著基體之表面延伸的第二部分。一電荷捕獲層在溝槽中與通道區域之第一部分鄰近且絕緣，用以控制通道區域之第一部分的傳導。一電氣傳導閘極係在溝槽中，鄰近於且與電荷捕獲層且及與第一區域絕緣，並電容式耦合至電荷捕獲層。一電氣傳導控制閘極設置於通道區域之第二部分上方且與其絕緣，用以控制通道區域之第二部分的傳導。
本發明亦有關於前述非依電性記憶體胞元之陣列及製作此胞元與胞元之陣列的方法。
10‧‧‧記憶體胞元
12‧‧‧基體
13‧‧‧表面
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧通道區域
18a‧‧‧第一部分
18b‧‧‧第二部分
20‧‧‧溝槽
22‧‧‧捕獲電荷層
24‧‧‧字元線閘極/多晶矽層
26‧‧‧耦合閘極/多晶矽層
30‧‧‧植入物
32、36、38、44、46‧‧‧二氧化矽層
34‧‧‧矽氮化物層
40‧‧‧二氧化矽層/氧化物層
41‧‧‧源極氧化物層
42‧‧‧矽氮化物層/氮化物層
48‧‧‧矽氮化物/間隔物
50‧‧‧陣列
圖1係為本發明之非依電性記憶體胞元的一橫截面圖。
圖2A~2I係為製作本發明之記憶體胞元及記憶體胞元之陣列的程序步驟以行方向穿過作用區域取得之橫截面圖。
圖3係為本發明之記憶體胞元的陣列之一俯視圖。
參見圖1，其係顯示本發明之記憶體胞元10的一橫截面圖。記憶體胞元10包含諸如P型的第一傳導類型之一半導體基體12。此基體12具有一表面13。一溝槽20切入該 表面13。諸如N型的第二傳導類型之第一區域14在基體12中於溝槽20之底部處。與第一區域14分開之亦呈第二傳導類型N型的第二區域16係沿著表面13。第一區域14及第二區域16間係為通道區域18。通道區域18具有兩個部分：第一部分18a及第二部分18b。第一部分18a係沿著表面13，而第二部分18b係沿著溝槽20之一側壁。一捕獲電荷層22係在溝槽中，與通道區域18之第二部分18b隔開。捕獲電荷層22係為一絕緣薄膜，諸如矽氮化物(SiN)。一耦合閘極26亦在溝槽20中。此耦合閘極26與捕獲電荷層22絕緣且與其鄰近，且其於較佳實施例中未延伸到基體12之表面13上方。此耦合閘極26亦與第一區域14絕緣。一字元線閘極24係在通道區域之第一部分18a上方且與其絕緣。
參照圖3，其顯示在基體12中本發明之記憶體胞元10的陣列50之一俯視圖。圖3顯示列線及行線的方向。如業界熟知地，「列」及「行」二詞可互換。溝槽20係顯示為以列方向延伸，耦合閘極26及字元線閘極24亦是如此。此外，第一區域14亦以列線方向延伸。在同一行線方向的第二區域16藉由在行方向的一位元線電氣連接。最後，各行內之捕獲電荷層22與相同行中的其他捕獲電荷層22隔離，且與相同列中的其他捕獲電荷層22隔離。
記憶體胞元10之操作可如下：
規劃期間，在字元線閘極24上的1V使通道區域18a之第一部分導通。來自第二區域16的電子受在第一區域14的高壓電位(5V)吸引。當電子靠近溝槽20時，來自耦合閘極26之高電壓使電子猛然注入捕獲電荷層22。因此，規劃動作係藉由源極側熱電子注入之機制而完成。
抹除期間，熱電洞自捕獲電荷層22上的通道區域18注入。在源極上的一高電壓(例如~7V)產生電子/電洞對。由於在耦合閘極上的一負電壓(例如~-7V)，一些電洞會被吸引到氮化物層。
最後在讀取操作期間，若捕獲電荷層22以電子規劃，則在耦合閘極26上的Vcc電壓無法使通道區域18之第二部分18b導通(或微弱導通)。然而，若捕獲電荷層22被抹除，則Vcc電壓能使通道區域18之第二部分18b更強烈地導通。兩種狀態之間的差異可藉由通道區域18中流動的電流量來檢測。
關於本發明之記憶體胞元10的陣列50之操作，操作條件可為如下：
參照圖2A，其顯示製作本發明之胞元10及本發明之胞元10的陣列50之程序中的第一步驟的一橫截面圖，此橫截面圖係穿過圖3中的A-A線取得。此A-A線係劃穿過基體12之作用區域。
初始地，一植入物30植入基體12中，以於字元線閘極24下方界定電晶體。此植入物可為p型。其後，二氧化矽層32形成在基體12之表面13上。二氧化矽層32可藉由熱氧化程序形成到大略10埃至80埃的一厚度。一多晶矽層24形成在二氧化矽層32上。此多晶矽層24之厚度係在500埃至2000埃的數量級，且可由一化學氣相沉積(CVD)方法形成。厚度在500埃至1000埃之數量級的矽氮化物層34接著形成於多晶矽層24上。此矽氮化物層34可藉由CVD形成。最後，厚度在100埃至500埃之數量級的另一二氧化矽層36形成在矽氮化物層34上。此二氧化矽層36可藉由CVD形成。至此所得之結構繪示於圖2A中。
一遮罩形成於二氧化矽層36上且被圖案化。多個分隔的遮罩開口以列方向形成在此遮罩上。穿過此等遮罩開口，形成多個隔開的溝槽20。此等溝槽20切穿二氧化矽層36、矽氮化物層34、多晶矽層24、二氧化矽層32、並穿過基體12至大略介於500埃至1500埃間的一深度。接著積設一二氧化矽層38，其襯覆著溝槽20之側壁及底部。此積設的二氧化矽層38之厚度在50埃至150埃的數量級。至此所得之結構繪示於圖2B中。
在溝槽20中的二氧化矽層38及矽氮化物層34上 方的二氧化矽層36被移除。此可藉由非等向性蝕刻完成。二氧化矽層用來鈍化溝槽表面。至此所得之結構繪示於圖2C中。
圖2C中所示之結構接著受一高溫氧化程序，使在溝槽20中暴露的多晶矽層24及矽基體12轉變成二氧化矽層40。此造成二氧化矽層40在溝槽20中沿著整個列方向有大略50埃至100埃的厚度。厚度30埃至150埃的一矽氮化物層42接著積設在各處，包括在二氧化矽層40上方。至此所得之結構繪示於圖2D中。
實行一遮罩步驟，其中開口在遮罩中係以行方向製成於鄰近圖2A~2I中之作用區域的行中。穿過遮罩中的此等開口，氮化物層42及氧化物層40係被非等向性蝕刻，造成矽氮化物層42橫越溝槽20的長度有不連續處。此遮罩接著被移除。源極植入物被植入，其沿著溝槽之底部形成一連續N型區，即形成第一區域14。再者，對矽氮化物42實行進一步非等向性蝕刻。此在作用區域中自溝槽20之底部移除曾被遮罩覆蓋的矽氮化物層42。一厚的源極氧化物層41接著藉由氧化此結構來生長到大略100埃至300埃的一厚度。至此所得之結構繪示於圖2E中。
一薄的二氧化矽層44接著積設在圖2E中所繪示的結構上。此二氧化矽層44係在20埃至150埃的數量級。其後，一相對厚的多晶矽層26積設在結構上。此多晶矽層26積設達在500埃至2000埃數量級的厚度，使其填充溝槽20且填充圖2E中所示之結構上方。至此所得之結構繪示於圖2F 中。
圖2F所示之結構接著受把多晶矽層26進行化學機械研磨(CMP)至二氧化矽層44的高度之處理。在多晶矽層26之CMP後，多晶矽層26接著進一步受非等向性蝕刻，直到其僅大略填充溝槽到表面13的高度為止。至此所得之結構繪示於圖2G中。
圖2G所示之結構接著受一非等向性蝕刻，以移除二氧化矽層44、矽氮化物層34、及二氧化矽層40。至此所得之結構繪示於圖2H中。
圖2H中所示之結構遭受一遮罩步驟，其中在遮罩中於列方向製作出開口。多晶矽層24接著透過開口被非等向性蝕刻。厚度大略50埃至200埃之一二氧化矽層46積設於此結構上，接著積設厚度大略50埃至200埃的矽氮化物48於二氧化矽層46上方。至此所得之結構繪示於圖2I中。
圖2I所示之結構接著受矽氮化物48之非等向性蝕刻而形成間隔物48。N+離子植入物被植入以形成第二區域16。此結構藉由積設一保護絕緣物(例如氧化物)、形成矽化合物(salicidation)、ILD及CMP蝕刻，而後藉由向下朝第二區域16及多晶矽層26形成接觸孔洞之一微影程序和接著以傳導材料(積設與CMP回蝕)填充那些孔洞來形成接點而完成。所得之結構繪示於圖1中。
應了解的是本發明不受限於上述及本文所例示之(多個)實施例，而是含括落入後附申請專利範圍之範疇內的任何及所有變化。例如，在此本發明之參考敘述並不意 欲限制任何請求項或請求項用語之範疇，而是只是要論述可由一或多個請求項涵蓋之一或多個特徵。上述所提之材料、程序及數值實例僅為範例，且不應視為限制申請專利範圍。此外，如同從申請專利範圍及說明書顯而易見的，並非所有方法步驟需要按所述或請求的精確順序來實行，而是可採允許適當形成本發明之非依電性記憶體胞元的任何順序來實行。最後，單一材料層可作為此種或類似材料的多重層來形成，且反之亦然。
應注意的是，如同本文所使用地，「在…上方」及「在…上」等用語，均包括「直接在…上」(無中間材料、元件或空間設置於其間)及「間接在…上」(有中間材料、元件或空間設置於其間)。相同地，「鄰近」一詞包括「緊鄰」(無中間材料、元件或空間設置於其間)及「間接相鄰」(有中間材料、元件或空間設置於其間)；及「電氣耦合」一詞包括「直接電氣耦合至」(其間沒有將構件電氣連接在一起的中間材料或元件)及「間接電氣耦合至」(其間有將構件電氣連接在一起的中間材料或元件)。例如，形成一元件「在一基體上方」可包括直接形成該元件於該基體上，而無中間材料/元件位於其間；以及間接形成該元件於該基體上，而有一或多個中間材料/元件位於其間。
10‧‧‧記憶體胞元
12‧‧‧基體
13‧‧‧表面
14‧‧‧第一區域
16‧‧‧第二區域
18a‧‧‧第一部分
18b‧‧‧第二部分
20‧‧‧溝槽
22‧‧‧捕獲電荷層
24‧‧‧字元線閘極/多晶矽層
26‧‧‧耦合閘極/多晶矽層
48‧‧‧矽氮化物/間隔物

Claims (12)

  1. 一種非依電性記憶體胞元，其包含：具有一第一傳導類型及一表面之一基體材料；形成到該基體之該表面中的一溝槽；形成於該基體中且具有一第二傳導類型之隔開的第一及第二區域，而一通道區域在該基體中位於隔開的該等區域之間，其中該第一區域係形成於該溝槽下方，且該通道區域包括實質上沿著該溝槽之一側壁延伸的一第一部分、及實質上沿著該基體之該表面延伸的一第二部分；一電荷捕獲層，其係在該溝槽中鄰近且與該通道區域之該第一部分絕緣，用以控制該通道區域之該第一部分的傳導；在該溝槽中之一電氣傳導閘極，其係鄰近於且與該電荷捕獲層及與該第一區域絕緣，並電容式耦合至該電荷捕獲層；及一電氣傳導控制閘極，其係設置於該通道區域之該第二部分上方且僅由一單一絕緣層與其絕緣，而在該控制閘極與該通道區域之該第二部分間沒有設置任何傳導閘極，用以控制該通道區域之該第二部分的傳導；其中該電荷捕獲層係位在該溝槽中且延伸不高過該單一絕緣層，且其中該傳導閘極係位在該溝槽中且延伸不高過該單一絕緣層。
  2. 如請求項1之記憶體胞元，其中該電荷捕獲層係為矽氮化物。
  3. 如請求項1之記憶體胞元，其中該控制閘極係僅在該表面之上。
  4. 一種非依電性記憶體胞元之陣列，其包含：具有一第一傳導類型及一表面之一基體材料；多個分隔的溝槽，其實質上係互相平行在一列方向延伸，形成到該基體之該表面中；多個第一區域，而各第一區域係形成於各溝槽下方在該列方向延伸，且各第一區域具一第二傳導類型；多個第二區域，其係以實質上垂直於該列方向的一行方向，於該等溝槽間沿著該基體之該表面設置，而各第二區域在該第二區域及一鄰近的第一區域間形成供一記憶體胞元用之一通道區域；該通道區域包括實質上沿著該溝槽之一側壁延伸的一第一部分，及實質上沿著鄰近於該第二區域的該基體之該表面延伸的一第二部分；在各行之該溝槽中的一對電荷捕獲層，各電荷捕獲層係沿著該通道區域之該第一部分鄰近於該溝槽之側壁且與其絕緣，用以控制該通道區域之該第一部分的傳導；多個電氣傳導閘極，其在以該列方向延伸之各溝槽中有一傳導閘極，此等傳導閘極係鄰近於且與各行之該等電荷捕獲層及與該第一區域絕緣，並電容式耦合至該 等電荷捕獲層；及互相平行之多個分隔的電氣傳導控制閘極，其係以該列方向延伸，設置於各通道區域之該第二區域上方且僅由一單一絕緣層與其絕緣，而在該等控制閘極與該通道區域之該第二部分間沒有設置任何傳導閘極，用以控制該通道區域之各第二部分的傳導；其中該電荷捕獲層係位在該溝槽中且延伸不高過該單一絕緣層，且其中該傳導閘極係位在該溝槽中且延伸不高過該單一絕緣層。
  5. 如請求項4之陣列，其中該電荷捕獲層係為矽氮化物。
  6. 如請求項4之陣列，其中該控制閘極係僅在該表面之上。
  7. 一種用以形成非依電性記憶體胞元之方法，其包含：形成到一半導體基體之一表面中的一溝槽，其中該基體具有一第一傳導類型；在該基體中形成一第二傳導類型之隔開的第一及第二區域，而該第一區域係形成在該溝槽下方，於該第一區域及該第二區域間有一通道區域，其中該通道區域之一第一部分係沿著該溝槽之一側壁，而該通道區域之一第二部分係沿著該基體之該表面；在該溝槽中形成鄰近於該通道區域之該第一部分且與其絕緣的一電荷捕獲層，用以控制該通道區域之該第一部分的傳導；在該溝槽中形成一耦合閘極，其係鄰近於該電荷捕獲層且與其絕緣，並與該第一區域絕緣；及 形成僅由一單一絕緣層與該通道區域之該第二部分絕緣的一控制閘極，而在該控制閘極與該通道區域之該第二部分間沒有設置任何傳導閘極；其中該電荷捕獲層係位在該溝槽中且延伸不高過該單一絕緣層，且其中該傳導閘極係位在該溝槽中且延伸不高過該單一絕緣層。
  8. 如請求項7之方法，其中該電荷捕獲層係為矽氮化物。
  9. 如請求項7之方法，其中該控制閘極係僅在該表面之上。
  10. 一種用以形成非依電性記憶體胞元之陣列的方法，其係在具有一第一傳導類型及一表面之一基體材料中形成該陣列，該方法包含：在該基體之該表面中，形成實質上互相平行之以一列方向延伸的多個分隔的溝槽；形成多個第一區域，而各第一區域係形成於以該列方向延伸之各溝槽下方，且各第一區域具有一第二傳導類型；以實質上垂直於該列方向的一行方向，沿著該基體之該表面在該等溝槽間形成多個第二區域，且有供各記憶體胞元用之一通道區域位在各第二區域及一鄰近的第一區域間；該通道區域包括實質上沿著該溝槽之一側壁延伸的一第一部分，及實質上沿著鄰近於該第二區域的該基體之該表面延伸的一第二部分；在各行的溝槽中形成一對電荷捕獲層，各電荷捕獲層係沿著該通道區域之該第一部分鄰近於該溝槽之側 壁且與其絕緣，用以控制該通道區域之該第一部分的傳導；形成多個電氣傳導閘極，其在以該列方向延伸之各溝槽中有一傳導閘極，此等傳導閘極鄰近於且與各行之該等電荷捕獲層及與該第一區域絕緣，並電容式耦合至該等電荷捕獲層；及形成互相平行之多個隔開的電氣傳導控制閘極，其係以該列方向延伸，設置於各通道區域之該第二部分上方且僅由一單一絕緣層與其絕緣，而在該等控制閘極與各通道區域之該第二部分間沒有設置任何傳導閘極，用以控制該通道區域之該第二部分的傳導；其中該電荷捕獲層係位在該溝槽中且延伸不高過該單一絕緣層，且其中該傳導閘極係位在該溝槽中且延伸不高過該單一絕緣層。
  11. 如請求項10之方法，其中該電荷捕獲層係為矽氮化物。
  12. 如請求項10之方法，其中該控制閘極係僅在該表面之上。
TW103102499A 2013-03-14 2014-01-23 具有在溝槽中之捕獲電荷層的非依電性記憶體胞元及其陣列與製作方法 TWI548038B (zh)

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