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TWI548033B - 半導體裝置及其製造方法 - Google Patents

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TWI548033B
TWI548033B TW103145533A TW103145533A TWI548033B TW I548033 B TWI548033 B TW I548033B TW 103145533 A TW103145533 A TW 103145533A TW 103145533 A TW103145533 A TW 103145533A TW I548033 B TWI548033 B TW I548033B
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region
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well
semiconductor device
conductivity type
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Inventor
胡嘉欣
張勝傑
Original Assignee
台灣積體電路製造股份有限公司
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Description

半導體裝置及其製造方法
本發明是關於一種半導體裝置及其製造方法，特別是有關於一種鰭式場效電晶體裝置及其製造方法。
為符合摩爾定律(Moore’s Law)，半導體製造商面臨無盡的探索。製造商一直致力於持續地減少零件尺寸，例如主動及非主動裝置、互連線之寬度和厚度以及功率消耗，還有增加裝置密度、導線密度以及操作頻率。
隨著半導體裝置越來越小，其顯示出性能下降。舉例而言，平面金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)之閘極不具有適當地控制通道的能力。此外，減少的尺寸導致較低的通道電流、漏電流、短通道效應等問題。
半導體產業提出一個解決方案，其係跳脫平面結構，並引入三維(three dimensional，3D)特性。舉例而言，通道具有3D條狀物或類似3D結構的型態，其在所謂的鰭式場效電晶體(fin field-effect transistor，FinFET)通常稱為“鰭片”。3D之通道可從多於一側進行控制，導致 裝置功能的改進。此外，鰭式場效電晶體具有較高的汲極電流、較高的切換速度(switching speed)、較低的切換電壓(switching voltage)、較少的漏電流以及較低的功耗。
除了以上敘述之挑戰，半導體製造商需處理與特定裝置功能相關之具體挑戰。舉例而言，高壓MOSFET(high-voltage MOSFET)，其可用於開關或其它高功率家電，必須設計成具有高的崩潰電壓(breakdown voltages)。崩潰電壓通常是由齊納(Zener)或雪崩效應(avalanche effect)所造成，且係高度取決於特定裝置實施。
在一實施方式中，一種半導體裝置包含具有複數個鰭片自其延伸之基板、位於基板內之第一導電型之第一井、位於基板內之第一導電型之第二井，第一井具有較第二井高之摻雜濃度。半導體裝置更包含上覆於第一井與第二井間之接點的閘極堆疊、位於第一井內之第二導電型之源極區以及位於第二井內之第二導電型之汲極區。
在一實施方式中，一種半導體裝置包含基板，其具有複數個溝槽以及插入相鄰溝槽間之鰭片，基板係以第一導電型輕度摻雜。半導體裝置更包含位於基板內之第一區以及位於基板內之第二區。第一區係以第一導電型摻雜，第一區具有較基板高之摻雜濃度。第二區具有基板之摻雜濃度。半導體裝置更包含位於第一區內之第二導電型之第一源 /汲極區以及位於第二區內之第二導電型之第二源/汲極區。
在一實施方式中，一種製造半導體裝置的方法包含提供基板，基板於第一區內具有第一導電型之第一摻雜濃度，且於第二區內具有第一導電型之第二摻雜濃度，第一摻雜濃度高於第二摻雜濃度。基板具有一個或多個鰭片自其延伸，且一個或多個鰭片貫穿第一區以及第二區。方法更包含形成閘極堆疊於一個或多個鰭片上，閘極堆疊與第一井與第二井間之一接點重疊，以及形成源/汲極區於閘極堆疊之相對兩側，使第一源/汲極區位於第一區，且第二源/汲極區位於第二區。
100‧‧‧半導體裝置
101‧‧‧基板
103‧‧‧鰭片
105‧‧‧淺溝槽隔離層
201‧‧‧圖案化遮罩層
203‧‧‧未受保護區域
205‧‧‧受保護區域
207‧‧‧p+井
209‧‧‧p-井
401‧‧‧第一虛擬閘極堆疊
403‧‧‧第二虛擬閘極堆疊
405‧‧‧閘極堆疊
407‧‧‧閘極介電質
409‧‧‧閘極電極
501‧‧‧源極區
503‧‧‧汲極區
505‧‧‧應力誘發材料
507‧‧‧間隔物
601‧‧‧層間介電質層
603‧‧‧接觸窗
701、703、705、707、709、711、713‧‧‧步驟
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
L1‧‧‧第一長度
X1‧‧‧第一距離
X2‧‧‧第二距離
X3‧‧‧第三距離
X4‧‧‧第四距離
為更充分了解本實施方式及其優點，請參照下述之詳細說明並伴隨相關圖式，其中：
第1至5圖係繪示根據一實施方式之製造半導體裝置之製程的立體圖。
第6圖係係繪示根據一實施方式之半導體裝置的剖視圖。
第7圖係繪示根據一實施方式之製造半導體裝置之方法的流程圖。
除非特別敘明，不同圖示中相對應之數字及符號大致上代表相對應之部分。圖示係用以清楚說明實施例之相對外觀，且不一定按照比例繪製。
以下詳細敘述了本揭示實施方式之製造及使用。然而，應當瞭解的是，本揭示提供多個可應用之發明觀點，其可被實施於各種具體內容。以下敘述之具體實施方式僅為製造及使用本揭示標的物之具體方式的示例，並不限制不同實施方式之範圍。
本揭示係介紹關於形成具有高崩潰電壓(breakdown voltage)特性之鰭式場效電晶體(fin field effect transistor，FinFET)。如將在以下詳細敘述，不均勻摻雜基板以及鰭片以形成高摻雜濃度以及低摻雜濃度之區域。源極及汲極隨後分別形成於高摻雜濃度區域以及低摻雜濃度區域中。藉由適當地調整裝置參數，使得效能增強得以實現，例如增加崩潰電壓的同時，保持高汲極電流。
第1~5圖係繪示根據一實施方式之製造半導體裝置100之方法的多個中間階段。請參照第1圖，其示出具有鰭片103自其延伸之基板101以及位於鰭片103間之基板101頂部之淺溝槽隔離(shallow trench isolation，STI)層105。在一些實施方式中，基板101包含摻雜或未摻雜之結晶矽基板(例如：晶圓)。在另一些實施方式中，基板101可由其它合適之半導體形成，例如砷化鎵、碳化矽、砷化銦、磷化銦、矽鍺碳(silicon germanium carbide)、磷砷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide)。此外，基板101可包含用以增強效能之應變磊晶層(EPI-layer)。舉例而言，在一些實施方式中， 全部或部分之鰭片103可以具有與基板101不同之晶格結構的磊晶材料取代，使得應力可施加至通道區以提升效能。在又一些實施方式中，基板101可為絕緣體上矽(silicon-on-insulator，SOI)結構。
在一實施方式中，基板101可包含p型摻雜矽，例如使用硼或其它合適之受體摻雜劑摻雜，以形成N型金氧半鰭式場效電晶體(NMOS FinFET)裝置。在一實施方式中，基板101具有摻雜濃度介於約1E15cm-3至約1E17cm-3之間。本揭示係介紹關於形成NMOS裝置。在另一些實施方式中，可選擇摻雜劑以形成P型金氧半導體(PMOS)裝置。
基板101可使用，舉例而言，光刻技術經圖案化形成鰭片103。一般而言，光阻材料(未繪示)經沉積、照射(曝光)及顯影以移除部份之光阻材料。光阻材料之剩餘部份保護下層材料免受後續製程步驟，例如蝕刻的影響。在此實施方式中，光阻材料係用以形成圖案化遮罩(未繪示)，以於在基板蝕刻溝槽時，保護部份之基板101，從而定義鰭片103。接著，移除光阻材料，舉例而言，利用灰化法(ashing)結合濕式清潔法。
在一些實施方式中，可能需要額外使用遮罩層。在蝕刻製程以圖案化基板101蝕，亦可移除部分之圖案化光阻材料。在一些情況下，整個光阻材料可在完成蝕刻製程前移除，以形成鰭片103。在此種情況下，可使用額外的遮罩層(如硬遮罩)。舉例而言，硬遮罩層(未繪示)可包含氧 化物層(未繪示)以及上覆氮化物層(未繪示)，且可形成於基板101上以進一步輔助基板101之圖案化製程。氧化物層可為薄膜，包含由，舉例而言，熱氧化製程(thermal oxidation process)所形成之氧化矽。在一實施方式中，氮化物層係由氮化矽所形成，舉例而言，用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)或類似方法。
基板101經蝕刻移除基板101之曝光部分，以於基板101內形成溝槽，其中相鄰溝槽間之基板101的部分形成鰭片103。基板101係透過，舉例而言，各向異性濕式蝕刻製程或各向異性乾式蝕刻製程進行蝕刻。在一實施方式中，各向異性濕式蝕刻製程可使用氫氧化鉀(potassium hydroxide，KOH)、乙二胺鄰苯二酚(ethylenediamine pyrocatechol，EDP)、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)或類似物，於包含矽之基板101上執行。各向異性乾式蝕刻製程可包含物理性乾式蝕刻、化學性乾式蝕刻、反應離子刻蝕(reactive ion etching)或類似方法。在一實施方式中，用於矽之化學性乾式蝕刻之離子係四氟化碳(tetrafluoromethane，CF4)、六氟化硫(sulfur hexafluoride，SF6)、三氟化氮(nitrogen trifluoride，NF3)、氯氣(Cl)或氟(F2)。典型的用於矽之反應離子刻蝕氣體係CF4、SF6及二氯化硼加氯氣(BCl2+Cl2)。在一些實施方式中，從上方觀看時，溝槽 可為彼此平行之條狀，且相對於彼此緊密地間隔。在一些實施方式中，溝槽可為連續的並環繞鰭片103。在另一些實施方式中，鰭片103可使用合適的多重圖案化方法形成，例如側壁圖像轉移(sidewall image transfer，SIT)製成。在一實施方式中，鰭片103可具有高度介於約20奈米(nm)至約50nm之間。
在一些實施方式中，基板101內相鄰鰭片103間之溝槽係以介電材料填充，以形成STI層105。STI層105可包含氧化矽、氮化矽、氟化矽酸鹽玻璃(fluoride-doped silicate glass，FSG)或低介電常數(k)材料。在一些實施方式中，STI層105可用高密度電漿化學氣相沈積(high-density-plasma CVD，HDPCVD)製程形成，其係使用矽烷(silane，SiH4)和氧作為反應前驅物。在另一些實施方式中，STI層105可用次大氣壓化學氣相沈積(sub-atmospheric CVD，SACVD)製程或高深寬比製程(high aspect-ratio process，HARP)形成，其中製程氣體可包含四乙氧基矽烷(tetraethylorthosilicate，TEOS)以及臭氧(ozone，O3)。在又一些實施方式中，STI層105可用旋塗式介電質(spin-on-dielectric，SOD)製程形成，例如氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)或甲基倍半矽氧烷(methyl silsesquioxane，MSQ)。可使用其它製程及材料。可執行化學機械平坦化(chemical mechanical planarization，CMP)移除介電材料之多餘部分，以形成第1圖所繪示之STI層105。
請參照第2圖，隨後使用圖案化遮罩層201輔助以進一步摻雜部分之基板101和鰭片103。圖案化遮罩層201保護基板101和鰭片103之區域免受到額外的摻雜。基板101和鰭片103之未受保護區域203可被摻雜以達到與基板101和鰭片103之受保護區域205不同之摻雜程度及/或輪廓(profile)。因此，可於基板101和鰭片103內形成非均勻摻雜輪廓。如將在以下詳細敘述，高電壓電晶體將會形成，使得其中一個源/汲極區會形成於基板101之未受保護區域203，而另一個源/汲極區會形成於基板101之受保護區域205。舉例而言，如下所述，源極區係形成於未受保護區域203，其將以較大程度摻雜，且汲極區係形成於受保護區域205，其將以較小程度摻雜。此處所述之圖案化遮罩層201的具體圖案僅為說明目的，可根據半導體裝置100之設計形成其它圖案。在一實施方式中，光阻層經沉積、照射(曝光)及顯影以移除部份之光阻材料，且隨後用作圖案化遮罩層201。
在一實施方式中，如第2圖所示，從上方觀看時，受保護區域205具有第一寬度W1以及第一長度L1。第一寬度W1係介於約0.2微米(μm)至約5μm之間，且第一長度L1係介於約0.05μm至約100μm之間。可改變受保護區域205之尺寸以微調半導體裝置100之效能，此將於以下參照第6圖敘述。
在一實施方式中，基板101可包含p型摻雜矽，其係進一步摻雜未受保護區域203，藉此於基板101之未受 保護區域203形成p+井(p+-well)207以及於基板101之受保護區域205形成p-井(p--well)209。p+井207之摻雜濃度與基板101及p-井209之摻雜濃度不同，且p-井209之摻雜濃度可為p+井207之摻雜濃度的約1%至約50%。在一實施方式中，p+井207之摻雜濃度係介於約1E17cm-3至約5E18cm-3之間，且p-井209之摻雜濃度係介於約1E15cm-3至約2.5E18cm-3之間。
在另一實施方式中，p+井207可於形成溝槽及鰭片103之前形成。舉例而言，可遮蔽基板101，並可執行如以上敘述之植入製程，以創造p+井207。一旦形成p+井207後，可遮蔽並圖案化基板101，以形成溝槽，且可形成STI層105。
請參照第3圖，使STI層105凹陷，舉例而言，藉由選擇性濕式蝕刻或選擇性乾式蝕刻製程，以暴露出部分之鰭片103。在一實施方式中，可使用硬遮罩(未繪示)輔助STI層105之蝕刻以暴露出鰭片103。STI層105可藉由，舉例而言，以上敘述之各向異性乾式蝕刻製程或各向異性濕式蝕刻製程進行蝕刻，以移除STI層105之暴露部分。舉例而言，可使用四氟化碳(CF4)氣體以反應離子刻蝕製程使STI層105凹陷。在另一實施方式中，可使用氟化氫(HF)或類似物以毯覆式蝕刻製程(blanket etch process)使STI層105凹陷。
第4圖係繪示閘極結構，包含第一虛擬閘極堆疊401、第二虛擬閘極堆疊403以及閘極堆疊405形成於鰭片 103上。舉例而言，閘極堆疊可藉由沉積閘極介電層以及閘極導電層於鰭片103上而形成，沉積方法可藉由化學氣相沈積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、其它合適方法及/或其組合。使用光刻圖案化製程，其包含沉積光阻材料，根據所欲圖案曝光以及顯影，以圖案化閘極介電層以及閘極導電層，藉以形成第一虛擬閘極堆疊401、第二虛擬閘極堆疊403以及閘極堆疊405之閘極介電質407以及閘極電極409，如第4圖所示。蝕刻製程可包含，舉例而言，乾式蝕刻製程、濕式蝕刻及/或其它蝕刻方法(例如：反應離子刻蝕)。閘極介電層可包含任何合適的材料，例如氧化矽、氮化矽或高介電常數材料。閘極導電層可包含高摻雜多晶矽、金屬材料或任何合適的導電材料。在一實施方式中，閘極介電質407可具有厚度介於約0.8nm至約1.5nm之間，且閘極導電質409可具有厚度介於約20nm至約45nm之間。
第5圖係繪示間隔物507之形成，其可沿著第一虛擬閘極堆疊401、第二虛擬閘極堆疊403以及閘極堆疊405形成。間隔物507可包含一層或多層介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或其組合。間隔物507可由，舉例而言，沉積介電材料於閘極結構上以及各向異性蝕刻介電材料所形成。
第5圖另繪示於源極區501以及汲極區503沿著閘極堆疊之相對側選擇性形成應力誘發材料505。一般而 言，具有不同晶格常數之磊晶材料可形成於鰭片103上或可取代鰭片103之一部分。基板101以及磊晶材料之材料的不同晶格常數可誘發通道區域內之應變(strain)，進而增加裝置效能。舉例而言，在基板101為矽之實施方式中，磊晶材料可為鍺(Ge)、碳化矽(SiC)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷砷化鎵(GaAsP)或其它合適的材料。在另一實施方式中，磊晶材料可為碳化矽以誘發通道內之應力(stress)，並增強NMOS FinFET裝置之效能，且磊晶材料可為矽鍺以誘發通道內之應力，並增強P型金氧半鰭式場效電晶體(PMOS FinFET)裝置之效能。在又一些實施方式中，可使用多層磊晶層。
在一實施方式中，移除部分之鰭片103並以應力誘發材料505取代。舉例而言，STI層105可作為選擇性蝕刻之硬遮罩，以使暴露部分之鰭片103凹陷。在一些實施方式中，蝕刻製程可使用化學品選自氯氣(Cl2)、溴化氫(HBr)、三氟化氮(NF3)、四氟化碳(CF4)及六氟化硫(SF6)作為選擇性蝕刻氣體來執行。在一些實施方式中，源極區501以及汲極區503內之鰭片103係凹陷至通道區域之鰭片103的上表面下之約30nm至約60nm的深度。在一些實施方式中，亦可使部分之STI層105凹陷以形成，舉例而言，共同之源/汲極溝槽。如第5圖所繪示，合適的半導體材料係磊晶成長(epitaxially grow)於凹槽內以形成源極區501以及汲極區503。
源極區501以及汲極區503可於磊晶製程及/或 一個或多個後續可能執行之摻雜製程(例如：植入)時，在原位(in situ)摻雜。舉例而言，磊晶成長之矽源/汲極區可以n型摻雜劑(例如：磷或類似物)摻雜，以形成NMOS裝置，或以p型摻雜劑(例如：硼或類似物)摻雜，以形成PMOS裝置。可運用多重摻雜製程以創造所欲之摻雜輪廓，包含，舉例而言，輕摻雜汲極(lightly-doped drain，LDD)區及類似物。在一實施方式中，源極區501以及汲極區503可具有摻雜濃度介於約5E18cm-3至約1E20cm-3之間。
另外的製造步驟亦可在半導體裝置100上執行。舉例而言，可沉積層間介電質(interlayer dielectric，ILD)層(將於以下參照第6圖敘述)於源極區501、汲極區503、第一虛擬閘極堆疊401、第二虛擬閘極堆疊403以及閘極堆疊405上。ILD層可由合適的技術形成，例如CVD、ALD以及或旋塗(spin-on)。接著，形成接觸窗(將於以下參照第6圖敘述)以提供至源極區501、汲極區503以及閘極堆疊405之電性連接。接觸窗可由合適的方法形成，例如各種沉積法、鑲嵌法、雙鑲嵌法或類似方法。
第6圖係繪示第5圖所示之半導體裝置100形成ILD層以及接觸窗後，延A-A’剖線的剖視圖。ILD層601係由一層或多層介電材料，例如氧化矽、氮氧化物、低介電常數材料或其它合適的材料，藉由合適的技術，例如CVD、ALD以及或旋塗所形成。可執行化學機械平坦化自ILD層601移除多餘之介電材料。
接觸窗603係形成在ILD層601以提供至源極 區501、汲極區503以及閘極堆疊405之電性連接。ILD層601可用光刻技術圖案化以形成溝槽以及通孔。接觸窗603係由在ILD層601之溝槽以及通孔內沉積合適的材料所形成，沉積的方法可用各種沉積以及電鍍法或類似方法。此外，接觸窗603可包含一個或多個阻隔/黏著層(未繪示)，以保護ILD層601免受擴散以及金屬中毒。阻隔層可包含鈦、氮化鈦、鉭、氮化鉭或其它替代物。阻隔層可用PVD、CVD或類似方法形成。
接觸窗603之材料可包含銅、銅合金、銀、金、鎢、鉭、鋁或類似物。在一實施方式中，形成阻隔層以及接觸窗603之步驟可包含毯覆式形成阻隔層，沉積導電材料之薄晶種層(seed layer)，以及以導電材料填充ILD層601之溝槽以及通孔，例如藉由電鍍。可執行化學機械平坦化移除多餘之阻隔層以及導電材料。
請參照第6圖，可調整所繪示之各種尺寸以及相對距離以達到所欲之裝置規格。第一距離X1自應力誘發材料505之左邊緣延伸至p+井207之左邊緣，且第二距離X2自p+井207之右邊緣延伸至應力誘發材料505之右邊緣。在一實施方式中，第一距離X1與第二距離X2之比例係介於約0.1至約10之間。源極區501與汲極區503間之通道長度係由增加第一距離X1以及第二距離X2所決定，且係介於約0.01μm至約1μm之間。
第一虛擬閘極堆疊401具有第二寬度W2介於約0.01μm至約1μm之間，且第二虛擬閘極堆疊403具有第三 寬度W3介於約0.01μm至約1μm之間。在一實施方式中，第二寬度W2與第三寬度W3可彼此相等。在另一實施方式中，第二寬度W2與第三寬度W3可彼此不同。在第一虛擬閘極堆疊401之右邊緣與閘極堆疊405之左邊緣之間的第三距離X3係介於約0.05μm至約0.5μm之間。在閘極堆疊405之右邊緣與第二虛擬閘極堆疊403之左邊緣之間的第四距離X4係介於約0.05μm至約0.5μm之間。在一實施方式中，第三距離X3與第四距離X4可彼此相等。在另一實施方式中，第三距離X3與第四距離X4可彼此不同。
這些寬度以及相對距離可針對特定之設計或應用而調整。舉例而言，在第一距離X1大於第二距離X2之一實施方式中，半導體裝置100可呈現高崩潰電壓特性，同時具有低汲極電流特性。在第一距離X1小於第二距離X2之另一實施方式中，半導體裝置100可呈現低崩潰電壓特性，同時具有高汲極電流特性。第一距離X1以及第二距離X2可根據半導體裝置100之設計規格而選擇，以達到所欲之電壓以及電流效能。可改變第二寬度W2以及第三寬度W3以控制源極區501以及汲極區503之尺寸。
第6圖另繪示源極區501下直接具有p+井207，而汲極區503下直接具有p-井209，例如輕摻雜基板。相較於汲極PN接面(PN junction)係由汲極區503以及p+井207組成之情況，具有包含汲極區503以及p-井209之汲極PN接面的半導體裝置100係展現較高的崩潰電壓VBR。在一實施方式中，半導體裝置100之崩潰電壓VBR係介於約8伏特 (Volt，V)至約15V之間。
第7圖係流程圖，其繪示可執行之方法以形成根據一實施方式之半導體裝置。方法自步驟701開始，其中溝槽係於基板形成，如同以上參照第1圖之敘述。相鄰之溝槽定義插入溝槽間之鰭片。在步驟703中，藉由於溝槽內沉積介電材料，並執行化學機械平坦化以移除多餘之介電材料，形成淺溝槽隔離層於基板上，且於鰭片之間。形成淺溝槽隔離層後，在步驟705中，摻雜基板以及鰭片之區域，如同以上參照第2圖之敘述。
在步驟707中，使淺溝槽隔離層凹陷，且暴露出部分之鰭片，如同以上參照第3圖之敘述。之後，在步驟709中，形成閘極堆疊，如同以上參照第4圖之敘述。在步驟711中，使鰭片凹陷，且源/汲極區於鰭片之開口內磊晶成長，如同以上參照第5圖之敘述。最後，在步驟713中，形成金屬化層，如同以上參照第6圖之敘述。金屬化層可包含層間介電質層，其具有鑲嵌於層間介電質層之接觸窗，以提供至源/閘/汲極區之電性連接。
以上第1~7圖敘述了製造NMOS FinFET裝置之方法，其係作為說明性之目的。然而，對於本發明領域具有通常知識者而言，類似的製造方法顯然可用以形成PMOS FinFET裝置。
在一實施方式中，一種半導體裝置包含具有複數個鰭片自其延伸之基板、位於基板內之第一導電型之第一井、位於基板內之第一導電型之第二井，第一井具有較第二 井高之摻雜濃度。半導體裝置更包含上覆於第一井與第二井間之接點的閘極堆疊、位於第一井內之第二導電型之源極區以及位於第二井內之第二導電型之汲極區。
在一實施方式中，一種半導體裝置包含基板，其具有複數個溝槽以及插入相鄰溝槽間之鰭片，基板係以第一導電型輕度摻雜。半導體裝置更包含位於基板內之第一區以及位於基板內之第二區。第一區係以第一導電型摻雜，第一區具有較基板高之摻雜濃度。第二區具有基板之摻雜濃度。半導體裝置更包含位於第一區內之第二導電型之第一源/汲極區以及位於第二區內之第二導電型之第二源/汲極區。
在一實施方式中，一種製造半導體裝置的方法包含提供基板，基板於第一區內具有第一導電型之第一摻雜濃度，且於第二區內具有第一導電型之第二摻雜濃度，第一摻雜濃度高於第二摻雜濃度。基板具有一個或多個鰭片自其延伸，且一個或多個鰭片貫穿第一區以及第二區。方法更包含形成閘極堆疊於一個或多個鰭片上，閘極堆疊與第一井與第二井間之一接點重疊，以及形成源/汲極區於閘極堆疊之相對兩側，使第一源/汲極區位於第一區，且第二源/汲極區位於第二區。
雖然已根據示例性之實施方式說明本揭示，但此說明並不旨在限制性地解讀。對於本發明領域具有通常知識者而言，參照上述說明，示例性實施方式以及本揭示之其它實施方式的各種修飾及組合是顯而易見的。因此，所附之申請專利範圍旨在涵蓋此類修飾或實施方式。
100‧‧‧半導體裝置
101‧‧‧基板
103‧‧‧鰭片
105‧‧‧淺溝槽隔離層
207‧‧‧p+井
209‧‧‧p-井
401‧‧‧第一虛擬閘極堆疊
403‧‧‧第二虛擬閘極堆疊
405‧‧‧閘極堆疊
409‧‧‧閘極電極
501‧‧‧源極區
503‧‧‧汲極區
505‧‧‧應力誘發材料
507‧‧‧間隔物

Claims (10)

  1. 一種半導體裝置，包含：一基板，具有複數個鰭片自其延伸；一第一導電型之第一井，位於該基板內；一第一導電型之第二井，位於該基板內，該第一井具有較該第二井高之摻雜濃度；一閘極堆疊，上覆於該第一井與該第二井間之一接點；一第二導電型之源極區，位於該第一井內；以及一第二導電型之汲極區，位於該第二井內。
  2. 如請求項1所述之半導體裝置，更包含一第一虛擬閘極以及一第二虛擬閘極，該第一虛擬閘極位於該第一井內，且該第二虛擬閘極位於該第二井內。
  3. 如請求項1所述之半導體裝置，其中該源極區以及該汲極區包含一應力誘發材料。
  4. 如請求項3所述之半導體裝置，其中一通道具有一第一部分以及一第二部分，該第一部分於該源極區內之該應力誘發材料之一邊緣與該第一井與該第二井間之一接點間具有一第一寬度，且該第二部分於該汲極區內之該應力誘發材料之一邊緣與該第一井與該第二井間之該接點間具有一第二寬度，該第一寬度大於、小於或等於該第二寬度。
  5. 一種半導體裝置，包含：一基板，具有複數個溝槽以及插入相鄰溝槽間之鰭片，該基板係以一第一導電型輕度摻雜；一第一區，位於該基板內，該第一區以該第一導電型 摻雜，該第一區具有較該基板高之摻雜濃度；一第二區，位於該基板內，該第二區具有該基板之摻雜濃度；一第二導電型之第一源/汲極區，位於該第一區內；以及一第二導電型之第二源/汲極區，位於該第二區內。
  6. 如請求項5所述之半導體裝置，更包含一第一虛擬閘極以及一第二虛擬閘極，該第一虛擬閘極位於該基板之該第一區內，且該第二虛擬閘極位於該基板之該第二區內。
  7. 如請求項5所述之半導體裝置，其中該第二區具有一第二摻雜濃度，且該第二摻雜濃度為該第一區的一第一摻雜濃度之約1%至約50%。
  8. 一種製造半導體裝置的方法，該方法包含：提供一基板，該基板於一第一區內具有一第一導電型之一第一摻雜濃度，且於一第二區內具有該第一導電型之一第二摻雜濃度，該第一摻雜濃度高於該第二摻雜濃度，該基板具有一個或多個鰭片自其延伸，該一個或多個鰭片貫穿該第一區以及該第二區；形成一閘極堆疊於該一個或多個鰭片上，該閘極堆疊與該第一區與該第二區間之一接點重疊；以及形成源/汲極區於該閘極堆疊之相對兩側，使一第一源/汲極區位於該第一區，且一第二源/汲極區位於該第二區。
  9. 如請求項8所述之方法，更包含：凹陷在該第一區以及該第二區之該些鰭片之一部分； 以及磊晶成長一半導體材料於該些鰭片之該些凹陷部分上。
  10. 如請求項8所述之方法，更包含形成接觸窗以提供至源極、汲極以及閘極之電性連接。
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