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TWI548091B - 半導體裝置、半導體裝置之製造方法、電子裝置及車輛 - Google Patents

半導體裝置、半導體裝置之製造方法、電子裝置及車輛 Download PDF

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TWI548091B
TWI548091B TW101118871A TW101118871A TWI548091B TW I548091 B TWI548091 B TW I548091B TW 101118871 A TW101118871 A TW 101118871A TW 101118871 A TW101118871 A TW 101118871A TW I548091 B TWI548091 B TW I548091B
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semiconductor device
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Application number
TW101118871A
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English (en)
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TW201301517A (zh
Inventor
福井勇貴
加藤浩朗
Original Assignee
瑞薩電子股份有限公司
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Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201301517A publication Critical patent/TW201301517A/zh
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置、半導體裝置之製造方法、電子裝置及車輛
本發明係關於一種包括縱型之電晶體的半導體裝置、半導體裝置之製造方法、電子裝置及車輛。
作為半導體裝置之一，有包括縱型之電晶體者。縱型之電晶體例如用於控制大電流之元件中。縱型之電晶體中存在具有溝槽式閘極(trench gate)構造者。例如，如專利文獻1、2所示，此種具有溝槽式閘極構造之電晶體具有於成為汲極之n層上形成成為通道層之p層、進而於p層之表層形成成為源極之n層的構造。溝槽構造之閘極電極自p層向n層延伸。而且，閘極電極之下端進入至n層。於專利文獻1、2中，成為通道層之p層之深度方向上之濃度分佈具有2個波峰。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2007-294759號公報[專利文獻2]日本專利特開2007-173878號公報
縱型之電晶體之性能之指標之一在於：在表示Vd-Id特性之曲線中，SOA(Safe Operating Area：安全動作區域) (參照圖18)較廣。即，於縱型之電晶體中，必需抑制SOA變窄。
根據本發明，而提供一種半導體裝置，其包括：半導體基板；n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於上述p型基底層，且於平面視圖中位於上述凹部之旁邊；且，上述p型基底層於厚度方向之雜質分佈中包括：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間。
本發明者經過努力研究，結果可知SOA變窄之主要原因之一在於包含n型汲極層、p型基底層、及n型源極層之寄生雙極電晶體(bipolar transistor)的動作。詳細而言，於縱型之電晶體動作之期間，電流自n型汲極層經由p型基底層而流動至n型源極層。於在p型基底層內存在陡峭之濃度梯度之情形時，由於該電流，而於陡峭之濃度梯度部分產生較大之電位梯度。該電位梯度成為寄生雙極電晶體之基礎電壓，從而寄生雙極電晶體動作。
與此相對，於本發明中，p型基底層之厚度方向之雜質 分佈係於第1波峰與第2波峰之間具有第3波峰。因此，可抑制於p型基底層內產生陡峭之濃度梯度。因此，可抑制包含n型汲極層、p型基底層、及n型源極層之寄生雙極電晶體產生動作。其結果，可抑制縱型雙極電晶體之SOA變窄。
根據本發明，而提供一種半導體裝置之製造方法，其包括以下步驟：於n型半導體基板之表面形成凹部；於上述凹部之內壁及底面形成閘極絕緣膜；將閘極電極埋設於上述凹部；於上述半導體基板之表層，與上述凹部相比而較淺地形成p型基底層；及於上述p型基底層，與上述p型基底層相比而較淺地形成n型源極層；且，於形成上述p型基底層之步驟中，以相互不同之離子植入能量植入雜質離子3次以上，藉此，使上述p型基底層之厚度方向之雜質分佈具有：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間。
根據本發明，而提供一種電子裝置，其包括：負載，其由自電源供給之電力驅動；及半導體裝置，其控制自上述電源朝上述負載之電源供給；且上述半導體裝置包括：半導體基板；n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其 埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於上述p型基底層，且於平面視圖中位於上述凹部之旁邊；且，上述p型基底層於厚度方向之雜質分佈中具有：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間。
根據本發明，而提供一種車輛，其包括：電池；燈，其由自上述電池供給之電力驅動；及半導體裝置，其控制自上述電池朝上述燈之電源供給；且上述半導體裝置包括：半導體基板；n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於上述p型基底層，且於平面視圖中位於上述凹部之旁邊；且，上述p型基底層於厚度方向之雜質分佈中具有：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間。
根據本發明，可抑制縱型雙極電晶體之SOA變窄。
以下，利用圖式對本發明之實施形態進行說明。再者， 於所有圖式中，對相同之構成要素標註相同之符號，並適當省略其說明。
(第1實施形態)圖1係表示第1實施形態之半導體裝置10之構成之剖面圖。該半導體裝置10包括縱型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體20。縱型MOS電晶體20係利用半導體基板100而形成，且包括n型汲極層130、p型基底層150、閘極絕緣膜110、閘極電極120、及n型源極層140。n型汲極層130形成於半導體基板100上，且位於半導體基板100之背面側。p型基底層150形成於半導體基板100上，且較n型汲極層130靠近上方。又，於半導體基板100上形成有凹部108。凹部108形成於p型基底層150，且下端較p型基底層150靠近下方。閘極絕緣膜110形成於凹部108之內壁及底面。閘極電極120埋設於凹部108。n型源極層140與p型基底層150相比而較淺地形成於p型基底層150。n型源極層140於平面視圖中位於凹部108之旁邊。
p型基底層150於厚度方向之雜質分佈中具有第1波峰、第2波峰、及第3波峰。第1波峰位於半導體基板100之最表面側。第2波峰較第1波峰靠近半導體基板100之背面側，且高於第1波峰。第3波峰位於第1波峰與第2波峰之間。以下，詳細地進行說明。
半導體基板100係於半導體基板102上形成磊晶層104而成者。半導體基板102例如為n+型之矽基板，磊晶層104例如為n-型之矽層。半導體基板102作為n型汲極層130而發 揮功能。於半導體基板102之背面形成有汲極電極202。p型基底層150係藉由將p型之雜質植入至磊晶層104而形成。而且，磊晶層104中之未形成p型基底層150之層係作為n-層132且位於n型汲極層130與p型基底層150之間。
p型基底層150形成於磊晶層104之表層。p型基底層150中，自磊晶層104之表面側起依序包括第1區域156、第3區域154、及第2區域152。於以厚度方向之雜質之濃度分佈觀察之情形時，第1區域156具有第1波峰，第3區域154具有第3波峰，第2區域152具有第2波峰。
自p型基底層150之下端至n型源極層140之下端的距離L為1.4 μm以上。於縱型電晶體中，自汲極流向源極之電流Ids以下式表示：Ids=μCg×W(Vds-Vth)2/(2×1)…(1)。此處，μ為移動率，Cg為閘極電容，W為通道寬度，l為通道長度，Vds為汲極-源極間之電壓，Vth為閾值電壓。
根據(1)式可知，藉由使通道長度l變長，而使Ids之Vds依賴性降低。其意味著圖18所示之SOA之右上方之傾斜部分之傾斜變緩。因此，藉由使通道長度l變長，即，使自p型基底層150之下端至n型源極層140之下端的距離L變長，而使SOA擴大。
再者，由於使上述距離L變長會使得源極-汲極間之電阻上升，故而不符合通常之縱型MOS電晶體之設計思想。然而，於將包括縱型MOS電晶體20之半導體裝置用於重視SOA較廣之用途(例如車載)之情形時，使距離L以某程度變長(例如為1.4 μm以上)較為有效。再者，於該情形時，為 抑制源極-汲極間之電阻，距離L較佳亦為2.5 μm以下。
於磊晶層104之表面形成有元件分離膜106。元件分離膜106例如係藉由LOCOS(Local Oxidization of Silicon，矽局部氧化)法而形成。於平面視圖中，於元件分離膜106之內側形成有凹部108及n型源極層140。凹部108形成為溝槽狀，n型源極層140位於該溝槽之兩側。再者，凹部108之下端位於n-層132，且未到達n型汲極層130。
圖2表示圖1之A線上的雜質之深度方向之濃度分佈。如上所述，p型基底層150係藉由將p型之雜質(例如硼)植入至n-型之磊晶層104而形成。而且，藉由將n型之雜質(例如磷)植入至p型基底層150，而形成n型源極層140。
n型源極層140之雜質濃度係高於p型基底層150之雜質濃度。而且，於p型基底層150中，在第1區域156內形成有第1波峰p1，在第3區域154內形成有第3波峰p3，在第2區域152內形成有第2波峰p2。
使SOA變窄之主要原因之一在於：包含n型汲極層130、p型基底層150、及n型源極層140之寄生雙極電晶體的動作。於縱型MOS電晶體20動作之期間，電流Ids自n型汲極層130經由p型基底層150而流動至n型源極層140。於在p型基底層150內存在陡峭之濃度梯度之情形時，由於該電流Ids，而使得在陡峭之濃度梯度部分產生較大之電位梯度。該電位梯度成為寄生雙極電晶體之基礎電壓，從而寄生雙極電晶體動作。
與此相對，於本實施形態中，p型基底層150之深度方向 之濃度分佈係於第1波峰p1與第2波峰p2之間具有第3波峰p3。因此，與未設置第3波峰p3之情形相比，包含n型汲極層130、p型基底層150、及n型源極層140之寄生雙極電晶體不易動作。又，藉由設置第3波峰p3，而使p型基底層150中之高電阻之部分減少。其結果，縱型MOS電晶體20之導通電阻降低。
又，於本實施形態中，第2波峰p2之高度為第1波峰p1之高度的3倍以下。若第2波峰p2之高度變得更高，則上述寄生雙極電晶體會變得容易動作。
又，於本實施形態中，自p型基底層150之下端至第2波峰p2的距離為p型基底層150之厚度的1/3以下。即，第2波峰p2靠近p型基底層150之下端。由此，於對n型汲極層130施加高電壓之情形時，可抑制空乏層自n型汲極層130向p型基底層150之內部延伸。因此，於對n型汲極層130施加異常之高電壓時，可抑制縱型MOS電晶體20損壞。
又，於本實施形態中，第1波峰p1最低，第2波峰p2最高。決定縱型MOS電晶體20之閾值電壓之主要原因之一在於：p型基底層150之雜質濃度之波峰高度。若該波峰高度不均一，則縱型MOS電晶體20之閾值電壓亦會不均一。由於第1波峰p1最靠近n型源極層140，故而因形成n型源極層140時之離子植入之不均一，而使得第1波峰p1之高度亦會不均一。因此，若第1波峰p1最高，則縱型MOS電晶體20之閾值電壓亦會不均一。另一方面，若如本實施形態般，使位於最下層之第2波峰p2最高，則可抑制因形成n型源極 層140時之離子植入之不均一而使縱型MOS電晶體20之閾值電壓不均一。
又，第3波峰p3具有第1波峰p1與第2波峰p2之間的高度。由此，與第3波峰p3低於第1波峰p1之情形相比，第3波峰p3與第1波峰p1之間的雜質濃度之斜度進一步變緩。於該情形時，包含n型汲極層130、p型基底層150、及n型源極層140之寄生雙極電晶體進一步不易動作。
圖3~圖5係表示圖1所示之半導體裝置之製造方法之剖面圖。首先，如圖3所示，準備n+型之半導體基板102。其次，於半導體基板102上形成n-型之磊晶層104。其次，於磊晶層104之表層形成元件分離膜106。其次，於半導體基板100上形成凹部108。
其次，如圖4所示，對半導體基板100進行熱氧化。藉此，於凹部108之內側壁及底面形成閘極絕緣膜110。再者，亦於半導體基板100之表面中的未由元件分離膜106覆蓋之區域中形成熱氧化膜。其次，於凹部108之內部及半導體基板100上，例如利用CVD(Chemical Vapor Deposition，化學氣相沈積)法形成多晶矽膜。其次，例如藉由回蝕而除去位於半導體基板100上之多晶矽膜。藉此，將閘極電極120埋設於凹部108之內部。
其次，如圖5所示，將p型之雜質離子植入至半導體基板100之磊晶層104中。藉此，與凹部108相比而較淺地形成p型基底層150。詳細而言，該離子植入係以相互不同之能量分3次進行。藉此，p型基底層150形成為第2區域152、 第3區域154、及第1區域156堆積之構造。再者，較佳為依序形成第2區域152、第3區域154、及第1區域156。再者，用以令用於形成p型基底層150之離子活化的熱處理例如係於800℃~900℃之間的溫度下進行。
其後，將n型之雜質離子植入至p型基底層150中。藉此，形成n型源極層140。進而，形成汲極電極202。由此，形成圖1所示之半導體裝置。
圖6係表示圖1所示之縱型MOS電晶體20(實施例)之突降突波(Dump surge)耐受量(即，對異常之高電壓之耐性)以及比較例之表。於該表所示之試樣中，在實施例中，形成p型基底層150之第1波峰p1時之離子植入能量為200 keV。又，形成p型基底層150之第2波峰p2時之離子植入能量為600 keV。又，形成p型基底層150之第3波峰p3時之離子植入能量為400 keV。而且，第1波峰p1、第2波峰p2、及第3波峰p3之大小關係如圖2所示。
另一方面，作為比較例，準備有未設置第3波峰p3者(比較例1)、及未設置第1波峰p1者(比較例2)。
就實施例之試樣而言，於複數個樣品之各個中，即便對汲極電極202施加60 V之電壓，縱型MOS電晶體20亦未損壞。再者，由於試驗裝置之關係，而無法對汲極電極202施加60 V以上之電壓。
與此相對，就比較例1之試樣而言，於所有樣品中，若對汲極電極202施加60 V以下之某程度之電壓，則縱型MOS電晶體20損壞。具體而言，產生該破壞時之電壓平均 為57 V。
又，就比較例2之試樣而言，於所有樣品中，亦為若對汲極電極202施加50 V以下之某程度之電壓，則縱型MOS電晶體20損壞。具體而言，產生該破壞時之電壓平均為46 V。
根據上述內容，可知圖1所示之縱型MOS電晶體20之SOA較廣，其結果，對異常電壓之耐受量升高。
又，就縱型MOS電晶體20之hfe(電流放大率)而言，於將實施例1設為1之情形時，比較例1為1.09，比較例2為1.22。例如可以說於要求縱型MOS電晶體20對異常電壓之耐性為50 V以上之情形時，縱型MOS電晶體20之hfe較佳為實施例1之1.1倍以下。
以上，根據本實施形態，於包括縱型MOS電晶體20之半導體裝置中，可使縱型MOS電晶體20之SOA變廣。
(第2實施形態)圖7係表示第2實施形態之半導體裝置之構成之立體剖面圖。圖8係用以說明圖7所示之半導體裝置中的配線之連接構造之圖。該半導體裝置除包括p型層151之方面以外，其他構成均與第1實施形態之半導體裝置相同。
p型層151係為對p型基底層150提供基準電壓而設置，其下端與p型基底層150連接。具體而言，p型層151形成於p型基底層150之表層中的未形成n型源極層140之區域內。p型層151之雜質濃度高於p型基底層150之雜質濃度。如圖8所示，p型層151經由接點(contact)302而與第1源極配線312 連接。即，第1源極配線312經由接點302及p型層151而對p型基底層150施加基準電壓。再者，第1源極配線312亦經由接點301而與n型源極層140連接。接點301為鎢插塞(Tungsten Plug)，第1源極配線312為Al配線。但，第1源極配線312亦可為具有金屬鑲嵌(Damascene)構造之Cu配線。
如圖7所示，閘極電極120埋設於溝槽狀之凹部108。而且，n型源極層140及p型層151沿閘極電極120之延伸方向交替地形成。
圖16係表示半導體裝置10之配線層之構成的第1例之圖。於半導體基板100上形成有層間絕緣膜300。層間絕緣膜300例如為BPSG(Boro phospho silicate glass，矽磷酸玻璃)等以SiO2為主成分之絕緣膜。於層間絕緣膜300上形成有第1源極配線312及配線314。第1源極配線312及配線314為金屬配線，例如為Al配線。
於層間絕緣膜300中埋設有接點301、302及接點303。接點301將縱型MOS電晶體20之n型源極層140與第1源極配線312連接。接點302將p型層151與第1源極配線312連接。接點303將閘極電極120與配線314連接。即，經由配線314而對閘極電極120輸入信號。接點301、302、303係於與第1源極配線312不同之步驟中形成。
於層間絕緣膜300上、第1源極配線312上、及配線314上形成有層間絕緣膜310。層間絕緣膜310例如為BPSG等以SiO2為主成分之絕緣膜。於層間絕緣膜310上形成有第2源極配線322。第2源極配線322之膜厚係厚於第1源極配線 312及配線314之膜厚。
第2源極配線322於平面視圖中與縱型MOS電晶體20疊合。又，於層間絕緣膜310中埋設有導孔(via)318。第2源極配線322經由導孔318而與第1源極配線312連接。導孔318例如係藉由W而形成。
圖17係表示半導體裝置10之配線層之構成的第2例之圖。本圖所示之例除以下方面以外，其他均與圖16所示之構成相同。
首先，於閘極電極120上連接有多晶矽配線122。多晶矽配線122形成於半導體基板100上，且與閘極電極120於同一步驟中形成。多晶矽配線122於平面視圖中延伸至縱型MOS電晶體20之外部。而且，多晶矽配線122於縱型MOS電晶體20之外部經由接點303而與配線314連接。
根據本實施形態，亦可獲得與第1實施形態相同之效果。
(第3實施形態)第3實施形態之半導體裝置之構成及其製造方法係與第1實施形態大致相同。但，於形成p型基底層150之前，將n型之雜質離子、例如磷離子注入至成為n-層132之區域的表層。此時之離子植入能量大於形成p型基底層150時之離子植入能量。藉此，n-層132朝半導體基板100之表面側變厚。若n-層132變厚，則即便空乏層自n型汲極層130向p型基底層150延伸，該空乏層進入至p型基底層150內之可能性亦降低。藉此，即便對汲極電極202施加高電壓，縱型MOS電晶體20損壞之可能性亦進一步降低。
圖9表示當將形成p型基底層150之第1波峰p1、第2波峰p2、及第3波峰p3時的離子植入能量分別設為200 keV、600 keV、400 keV、進而以800 keV植入上述n型之雜質離子時，雜質之濃度分佈的模擬結果。再者，作為比較例，表示未植入800 keV之n型之雜質離子之情形時雜質之濃度分佈的模擬結果。根據該模擬結果，亦可知，若以大於形成p型基底層150時之能量的能量來植入n型之雜質離子，則n-層132變厚。
(第4實施形態)圖10係表示第4實施形態之電子裝置之電路構成之圖。該電子裝置例如用於車輛中，且包括電子裝置2、電源4、及負載6。電源4例如為搭載於車輛中之電池。負載6例如為搭載於車輛中之電子零件，例如為頭燈(head lamp)。而且，電子裝置2控制自電源4對負載6供給之電力。
電子裝置2係於電路基板(例如印刷配線基板)上搭載有半導體裝置10、12者。半導體裝置10為IPD(Intelligent Power Device，智慧功率器件)，且係將縱型MOS電晶體20及控制電路(邏輯電路)30形成於同一半導體基板上者。半導體裝置12為微電腦(microcomputer)，且經由電路基板之配線而與半導體裝置10連接。半導體裝置12控制半導體裝置10。詳細而言，半導體裝置12對控制電路30輸入控制信號。而且，控制電路30按照自半導體裝置12輸入之控制信號，對縱型MOS電晶體20之閘極電極120輸入信號。即，控制電路30控制縱型MOS電晶體20。藉由控制縱型MOS電 晶體20，而將來自電源4之電力適當地供給至負載6。
圖11係表示包括圖10所示之電子裝置2的車輛之構成之圖。該車輛例如可如圖11(a)所示般為汽車，亦可如圖11(b)所示般為摩托車。任一種車輛均包括作為電源4之電池、電子裝置2、及作為負載6之頭燈400。頭燈400於使用過程中有時斷開。於頭燈400斷開之瞬間，容易對縱型MOS電晶體20施加高電壓。關於本實施形態之縱型MOS電晶體20，如上所述，寄生雙極電晶體不易動作。因此，於頭燈400斷開之瞬間，即便對縱型MOS電晶體20施加高電壓，縱型MOS電晶體20亦不易損壞。
圖12係圖10所示之半導體裝置10之平面圖。如本圖所示，半導體裝置10包括形成有縱型MOS電晶體20之區域、及形成有控制電路30之區域。而且，於半導體裝置10之表面，形成有複數個與控制電路30連接之電極墊40。再者，電極墊40中之至少一個亦可經由形成有縱型MOS電晶體20之區域而位於形成有控制電路30之區域的相反側。
圖13係表示圖10所示之半導體裝置10之構成之剖面圖。如上所述，半導體裝置10係於一個半導體基板100上形成有縱型MOS電晶體20及控制電路30者。控制電路30包括平面型之MOS電晶體31。MOS電晶體31為n型之情形時，形成於形成有磊晶層104之p型之通道區域32內，且包括閘極絕緣膜34、閘極電極36、以及成為源極及汲極之雜質區域38。再者，於MOS電晶體31為p型之情形時，亦可直接將n型之磊晶層104用作井(well)。又，雜質區域38亦可包括擴 展(extension)區域。於該情形時，於閘極電極36之側壁形成側牆(side wall)。
於本實施形態中，例如於負載6損壞之情形時，在負載6損壞之瞬間，存在對半導體裝置10之縱型MOS電晶體20施加異常之電壓之可能性。於該情形時，本實施形態之縱型MOS電晶體20由於SOA較廣，故而損壞之可能性亦較低。尤其是於負載6為頭燈之情形時，充分有頭燈斷開之可能性。因此，於車載用之半導體裝置10中採用本實施形態之技術非常有效。
(第5實施形態)圖14係表示第5實施形態之半導體裝置10之構成之剖面圖。本實施形態之半導體裝置10除了p型基底層150包括複數個第3區域154之方面以外，其他均與第1~第4實施形態中之任一者相同。於厚度方向之雜質濃度之分佈中，複數個第3區域154分別具有第3波峰p3。較佳為該等第3波峰p3隨著接近第2區域152而變大。再者，於圖14中，p型基底層150包括2個第3區域154，但亦可包括3個以上之第3區域154。
根據本實施形態，亦可獲得與第1~第4實施形態相同之效果。又，由於p型基底層150包括複數個第3區域154，故而於p型基底層150中，於以厚度方向觀察之情形時，雜質濃度急遽變化之部分進一步減少。因此，包含n型汲極層130、p型基底層150、及n型源極層140之寄生雙極電晶體進一步不易動作。
(第6實施形態)圖15係表示第6實施形態之半導體裝置10 之構成之剖面圖。本實施形態之半導體裝置10除了包括IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)22而代替縱型MOS電晶體20之方面以外，其他均與第1~第5實施形態中之任一者相同。IGBT22具有如下之構成：於縱型MOS電晶體20中之n型汲極層130與汲極電極202之間，追加有p型集極層134。
本實施形態中，半導體基板102為p型之矽基板，且作為p型集極層134而發揮功能。又，n型汲極層130及n-層132係藉由磊晶成長法而形成於半導體基板102上。
本實施形態之半導體裝置10之製造方法除了使用p型之矽基板作為半導體基板102之方面、及於半導體基板102上依序磊晶成長n型汲極層130及n-層132之方面以外，其他均與第1實施形態之半導體裝置10之製造方法相同。
根據本實施形態，亦可獲得與第1實施形態相同之效果。
以上，參照圖式對本發明之實施形態進行了敍述，但其等為本發明之例示，亦可採用除上述以外之各種構成。
2‧‧‧電子裝置
4‧‧‧電源
6‧‧‧負載
10‧‧‧半導體裝置
12‧‧‧半導體裝置
20‧‧‧縱型MOS電晶體
22‧‧‧IGBT
30‧‧‧控制電路
31‧‧‧MOS電晶體
32‧‧‧通道區域
34‧‧‧閘極絕緣膜
36‧‧‧閘極電極
38‧‧‧雜質區域
40‧‧‧電極墊
100‧‧‧半導體基板
102‧‧‧半導體基板
104‧‧‧磊晶層
106‧‧‧元件分離膜
108‧‧‧凹部
110‧‧‧閘極絕緣膜
120‧‧‧閘極電極
122‧‧‧多晶矽配線
130‧‧‧n型汲極層
132‧‧‧n-層
134‧‧‧p型集極層
140‧‧‧n型源極層
150‧‧‧p型基底層
151‧‧‧p型層
152‧‧‧第2區域
154‧‧‧第3區域
156‧‧‧第1區域
202‧‧‧汲極電極
300‧‧‧層間絕緣膜
301‧‧‧接點
302‧‧‧接點
303‧‧‧接點
310‧‧‧層間絕緣膜
312‧‧‧第1源極配線
314‧‧‧配線
318‧‧‧通道
322‧‧‧第2源極配線
400‧‧‧頭燈
A‧‧‧線
L‧‧‧距離
圖1係表示第1實施形態之半導體裝置之構成之剖面圖。
圖2係表示圖1之A線上的雜質之深度方向之濃度分佈之圖。
圖3係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖4係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖5係表示圖1所示之半導體裝置之製造方法之剖面圖。
圖6係表示圖1所示之縱型MOS電晶體之突降突波耐受量以及比較例之表。
圖7係表示第2實施形態之半導體裝置之構成之立體剖面圖。
圖8係用以說明圖7所示之半導體裝置中的配線之連接構造之圖。
圖9係表示第3實施形態之半導體裝置之雜質濃度分佈以及比較例之圖。
圖10係表示第4實施形態之電子裝置之電路構成之圖。
圖11(a)、11(b)係表示包括圖10所示之電子裝置的車輛之圖。
圖12係圖10所示之半導體裝置之平面圖。
圖13係表示圖10所示之半導體裝置之構成之剖面圖。
圖14係表示第5實施形態之半導體裝置之構成之剖面圖。
圖15係表示第6實施形態之半導體裝置之構成之剖面圖。
圖16係表示圖7所示之半導體裝置之配線構造之第1例之剖面圖。
圖17係表示圖7所示之半導體裝置之配線構造之第2例之剖面圖。
圖18係用以說明SOA(Safe Operating Area：安全動作區域)之圖。
10‧‧‧半導體裝置
20‧‧‧縱型MOS電晶體
100‧‧‧半導體基板
102‧‧‧半導體基板
104‧‧‧磊晶層
106‧‧‧元件分離膜
108‧‧‧凹部
110‧‧‧閘極絕緣膜
120‧‧‧閘極電極
130‧‧‧n型汲極層
132‧‧‧n-層
140‧‧‧n型源極層
150‧‧‧p型基底層
152‧‧‧第2區域
154‧‧‧第3區域
156‧‧‧第1區域
202‧‧‧汲極電極
A‧‧‧線
L‧‧‧距離

Claims (30)

  1. 一種半導體裝置，其包括：半導體基板；n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於上述p型基底層，且於平面視圖中位於上述凹部之旁邊；其中上述p型基底層於厚度方向之雜質分佈中包括：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間；且其中上述第3波峰高於上述第1波峰，且低於上述第2波峰。
  2. 如請求項1之半導體裝置，其中自上述p型基底層之下端至上述第2波峰的距離為上述p型基底層之厚度的1/3以下。
  3. 如請求項2之半導體裝置，其中上述第2波峰之高度為上 述第1波峰之高度的3倍以下。
  4. 如請求項2之半導體裝置，其包括複數個上述第3波峰。
  5. 如請求項1之半導體裝置，其中上述第2波峰之高度為上述第1波峰之高度的3倍以下。
  6. 如請求項5之半導體裝置，其包括複數個上述第3波峰。
  7. 如請求項1之半導體裝置，其包括控制電路，該控制電路係形成於上述半導體基板上，且生成朝上述閘極電極輸入之信號。
  8. 如請求項1之半導體裝置，其中自上述p型基底層之下端至上述n型源極層之下端的距離為1.4μm以上。
  9. 如請求項8之半導體裝置，其中自上述p型基底層之下端至上述n型源極層之下端的距離為2.5μm以下。
  10. 如請求項1之半導體裝置，其包括複數個上述第3波峰。
  11. 一種半導體裝置，其包括：半導體基板；n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於 上述p型基底層，且於平面視圖中位於上述凹部之旁邊；其中上述p型基底層於厚度方向之雜質分佈中包括：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間；且其中上述半導體裝置包括複數個上述第3波峰。
  12. 如請求項11之半導體裝置，其中自上述p型基底層之下端至上述第2波峰的距離為上述p型基底層之厚度的1/3以下。
  13. 如請求項11之半導體裝置，其中上述第2波峰之高度為上述第1波峰之高度的3倍以下。
  14. 一種半導體裝置之製造方法，其包括以下步驟：於n型半導體基板之表面形成凹部；於上述凹部之內壁及底面形成閘極絕緣膜；將閘極電極埋設於上述凹部；於上述半導體基板之表層，與上述凹部相比而較淺地形成p型基底層；及於上述p型基底層，與上述p型基底層相比而較淺地形成n型源極層；其中於形成上述p型基底層之步驟中，以相互不同之離子植入能量植入雜質離子3次以上，藉此，使上述p型基底層之厚度方向之雜質分佈具有：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側， 且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間。
  15. 如請求項14之半導體裝置之製造方法，其中上述第3波峰高於上述第1波峰，且低於上述第2波峰。
  16. 如請求項14之半導體裝置之製造方法，其中自上述p型基底層之下端至上述第2波峰的距離為上述p型基底層之厚度的1/3以下。
  17. 如請求項14之半導體裝置之製造方法，其中上述第2波峰之高度為上述第1波峰之高度的3倍以下。
  18. 一種半導體裝置之製造方法，其包括以下步驟：形成具有第一導電型之下方汲極層；於上述下方汲極層上形成上方汲極層，該上方汲極層具有上述第一導電型；於上述上方汲極層形成凹部；於上述上方汲極層且圍繞上述凹部處形成基底層，以致於該基底層之深度小於上述凹部之深度，該基底層具有與上述第一導電型不同之第二導電型，且包含：上方區域，其包括於上述基底層之雜質分佈的第1波峰；下方區域，其包括於上述基底層之雜質分佈的第2波峰；及形成於上述上方區域與下方區域之間的中間區域，其包括於上述基底層之雜質分佈的第3波峰，該第3波峰位於上述第1波峰與上述第2波峰之間； 於上述基底層之上述上方區域形成源極層，該源極層具有上述第一導電型。
  19. 如請求項18之半導體裝置之製造方法，其中上述第一導電型包含n型，且上述第二導電型包含p型。
  20. 如請求項18之半導體裝置之製造方法，其中於形成上述基底層之步驟中，以相互不同之離子植入能量植入雜質離子3次以上。
  21. 如請求項18之半導體裝置之製造方法，其進一步包含：於上述凹部之內壁及底面形成閘極絕緣膜；及於上述凹部內之上述閘極絕緣膜上形成閘極電極。
  22. 如請求項18之半導體裝置之製造方法，其進一步包含：形成汲極電極，且上述下方汲極層形成於上述汲極電極上。
  23. 如請求項18之半導體裝置之製造方法，其中自上述基底層之下端至上述源極層之下端的距離為1.4μm以上。
  24. 如請求項18之半導體裝置之製造方法，其中上述凹部包含溝槽，且上述源極層係形成於上述溝槽的相對側。
  25. 如請求項18之半導體裝置之製造方法，其中於形成上述基底層之步驟中包含將硼植入上述上方汲極層，且於形成上述源極層之步驟中包含將磷植入上述基底層之上述上方區域。
  26. 如請求項18之半導體裝置之製造方法，其中上述源極層之雜質濃度高於上述基底層之雜質濃度。
  27. 如請求項18之半導體裝置之製造方法，其中上述第1波 峰為上述第1、第2及第3波峰中最低者，且上述第2波峰為上述第1、第2及第3波峰中最高者。
  28. 一種半導體裝置，其包括：下方汲極層，其具有第一導電型；上方汲極層，其形成於上述下方汲極層上，該上方汲極層具有上述第一導電型；基底層，其形成於上述上方汲極層，該基底層具有與上述第一導電型不同之第二導電型，且包含：上方區域，其包括於上述基底層之雜質分佈的第1波峰；下方區域，其包括於上述基底層之雜質分佈的第2波峰；及形成於上述上方區域與下方區域之間的中間區域，其包括於上述基底層之雜質分佈的第3波峰，該第3波峰位於上述第1波峰與上述第2波峰之間；凹部，其形成於上述基底層，且穿過上述基底層而延伸至上述上方汲極層；及源極層，其形成於上述基底層之上述上方區域，且具有上述第一導電型。
  29. 一種電子裝置，其包括：負載，其由自電源供給之電力驅動；及半導體裝置，其控制自上述電源朝上述負載之電源供給；其中上述半導體裝置包括：半導體基板； n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於上述p型基底層，且於平面視圖中位於上述凹部之旁邊；其中上述p型基底層於厚度方向之雜質分佈中具有：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間；且其中上述第3波峰高於上述第1波峰，且低於上述第2波峰。
  30. 一種車輛，其包括：電池；燈，其由自上述電池供給之電力驅動；及半導體裝置，其控制自上述電池朝上述燈之電源供給；其中上述半導體裝置包括：半導體基板； n型汲極層，其形成於上述半導體基板上，且位於上述半導體基板之背面側；p型基底層，其形成於上述半導體基板上，且位於上述n型汲極層上；凹部，其形成於上述p型基底層，且下端較上述p型基底層靠近下方；閘極絕緣膜，其形成於上述凹部之內壁上；閘極電極，其埋設於上述凹部；及n型源極層，其與上述p型基底層相比而較淺地形成於上述p型基底層，且於平面視圖中位於上述凹部之旁邊；其中上述p型基底層於厚度方向之雜質分佈中具有：第1波峰；第2波峰，其較上述第1波峰靠近上述半導體基板之背面側，且高於上述第1波峰；及第3波峰，其位於上述第1波峰與上述第2波峰之間；且其中上述第3波峰高於上述第1波峰，且低於上述第2波峰。
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