TWI546923B - 封裝基板、半導體封裝件及其製法 - Google Patents

Description

封裝基板、半導體封裝件及其製法

本發明係關於一種封裝基板、半導體封裝件及其製法，更詳言之，本發明係一種覆晶式封裝基板、半導體封裝件及其製法。

現今，隨著科技發展的進步，電子產品的業者紛紛研發出更優質的半導體封裝技術，藉以跟進科技發展的腳步。

覆晶(Flip Chip)是現今半導體封裝之主流技術之一，其係將晶片的作用面朝下並藉由凸塊作為晶片與基板的電性連接。早期之覆晶技術係將凸塊接置於基板之線路的電性連接墊上；惟，隨著電子產品更趨於輕薄短小及功能不斷提昇之需求，晶片之佈線密度愈來愈高，傳統覆晶技術已不敷使用，因此遂發展出一種跡線上方凸塊(Bump-on-Trace，BOT)型式之覆晶技術，其係將凸塊接置在面積較小之跡線上，而非面積較大之電性連接墊上，因此可符合高線路密度之電子產品的需求。

請參閱第1A至1C’圖，係為習知的跡線上方凸塊型式之半導體封裝件及其製法的剖面示意圖，其中，第1C’圖 係為第1C圖之俯視圖，第1C”圖係為第1C’圖之局部放大圖。

如第1A圖所示，提供一基板本體10，其一表面101上定義有一置晶區11，該置晶區11內緣定義有一環形之接合區111(參照第1A圖與第1C’圖)，並於該置晶區11中間之表面上形成第一線路層12，而該第一線路層12具有複數延伸至該接合區111內的第一電性接觸墊121，另外，於該置晶區11邊緣之表面上形成第二線路層13，且該第二線路層13具有複數延伸至該接合區111內的第二電性接觸墊131，然後，於該置晶區11中間之表面與該第一線路層12上形成第一絕緣保護層14，接著，再於該置晶區11邊緣之表面與第二線路層13上形成第二絕緣保護層15。

如第1B圖所示，於該第一絕緣保護層14之中間表面上形成底部填充材16。

如第1C、1C’與1C”圖所示，提供一半導體晶片17，且該半導體晶片17上具有複數導電元件18，並藉由該等導電元件18將該半導體晶片17覆晶接置於該基板本體10上，各該導電元件18係設於該接合區111內的第一電性接觸墊121與該第二電性接觸墊131上，該底部填充材16受到該半導體晶片17擠壓而流動並分佈於該基板本體10與該半導體晶片17之間，且該底部填充材16包覆該第一線路層12、第二線路層13、第一絕緣保護層14、部份該第二絕緣保護層15與該等導電元件18；其中，為了方便說 明，第1C’與1C”圖係而省略該半導體晶片17並僅圖示部分該第一線路層12與該第二線路層13。惟，如第1C”圖所示，由於將該半導體晶片17接置至該基板本體10時，該基板本體10上的該底部填充材16受到擠壓而流動並分佈於該基板本體10與該半導體晶片17之間，該底部填充材16於流動過程中會包入空氣，且最終於該底部填充材16中靠近該第一絕緣保護層14與該第二絕緣保護層15之邊緣的相鄰兩導電元件18間形成氣洞(void)19，導致後續相鄰兩導電元件18容易透過氣洞19而橋接，進而影響整體半導體封裝件的良率。

因此，如何克服習知技術之種種問題，實為一重要課題。

為解決上述習知技術之種種問題，本發明遂揭露一種封裝基板，係包括：基板本體；第一絕緣保護層，係形成於該基板本體之表面上，其中，該基板本體之表面定義有一環繞該第一絕緣保護層之接合區，且該第一絕緣保護層之外緣側壁與該接合區之間的距離係大於或等於0.05毫米；以及第一線路層，係形成於該第一絕緣保護層下之基板本體之表面上，且具有複數延伸至該接合區內的第一電性接觸墊。

前述之封裝基板中，復包括第二線路層，係形成於該接合區外之表面上，且具有複數延伸至該接合區內的第二電性接觸墊。

本發明又提供一種半導體封裝件，係包括：基板本體；第一絕緣保護層，係形成於該基板本體之表面上，其中，該基板本體之表面定義有一環繞該第一絕緣保護層之接合區，且該第一絕緣保護層之外緣側壁與該接合區之間的距離係大於或等於0.05毫米；第一線路層，係形成於該第一絕緣保護層下之基板本體之表面上，且具有複數延伸至該接合區內的第一電性接觸墊；複數導電元件，各該導電元件係設於該接合區內的第一電性接觸墊上；一半導體晶片，係藉由該複數導電元件覆晶接置於該基板本體上；以及底部填充材，係形成於該基板本體與該半導體晶片之間，且包覆該第一線路層、第一絕緣保護層與該等導電元件。

前述之半導體封裝件中，復包括第二線路層，係形成於該接合區外之表面上，且具有複數延伸至該接合區內的第二電性接觸墊。

本發明再提供一種半導體封裝件之製法，係包括：提供一封裝基板，其係包括：基板本體；第一絕緣保護層，係形成於該基板本體之表面上，其中，該基板本體之表面定義有一環繞該第一絕緣保護層之接合區，且該第一絕緣保護層之外緣側壁與該接合區之間的距離係大於或等於0.05毫米；以及第一線路層，係形成於該第一絕緣保護層下之基板本體之表面上，且具有複數延伸至該接合區內的第一電性接觸墊；於該第一絕緣保護層上形成底部填充材；以及藉由複數導電元件將一半導體晶片覆晶接置於該 基板本體上，各該導電元件係設於該接合區內對應的第一電性接觸墊上，該底部填充材受到該半導體晶片擠壓而流動並分佈於該基板本體與該半導體晶片之間，使該底部填充材包覆該第一線路層、第一絕緣保護層與該等導電元件。

前述之半導體封裝件之製法中，該封裝基板復包括第二線路層，其係形成於該接合區外之表面上，且具有複數延伸至該接合區內的第二電性接觸墊。

依上所述，本發明係使第一絕緣保護層之外緣側壁與該接合區之間的距離大於或等於0.05毫米，並且不設置第二絕緣保護層，以避免氣洞最終存留在該等導電元件之間；或者，於前述封裝基板的該接合區外之表面與第二線路層上設置第二絕緣保護層，但使該底部填充材不覆蓋該第二絕緣保護層，同樣可避免氣洞於第二絕緣保護層附近產生；或者，於前述封裝基板的該置晶區邊緣之表面與第二線路層上設置第二絕緣保護層，並使該底部填充材覆蓋該第二絕緣保護層，但使該第二絕緣保護層之內緣側壁與該接合區之間的距離大於或等於0.3毫米，亦可避免氣洞存留在該等導電元件之間。故本發明可有效避免導電元件之橋接現象，進而提高產品良率。

10、20、30‧‧‧基板本體

101、201、301‧‧‧表面

11、21、31‧‧‧置晶區

111、211、311‧‧‧接合區

12、22、32‧‧‧第一線路層

121、221、321‧‧‧第一電性接觸墊

13、23、33‧‧‧第二線路層

131、231、331‧‧‧第二電性接觸墊

14、24、34‧‧‧第一絕緣保護層

241、341‧‧‧外緣側壁

15、35‧‧‧第二絕緣保護層

16、25、36、36’‧‧‧底部填充材

17、26、37‧‧‧半導體晶片

18、27、38‧‧‧導電元件

19‧‧‧氣洞

351‧‧‧內緣側壁

d1、d2、d3‧‧‧距離

第1A至1C’圖係顯示習知的跡線上方凸塊型式之半導體封裝件及其製法的剖面示意圖，其中，第1C’圖係為第1C圖之俯視圖，第1C”圖係為第1C’圖之局部放大圖； 第2A與2B圖係為本發明之封裝基板、半導體封裝件 及其製法之第一實施例的示意圖，其中，第2A圖係為剖面圖，第2B圖係為第2A圖的俯視圖；以及 第3A與3B圖係為本發明之封裝基板、半導體封裝件及其製法之第二實施例的示意圖，其中，第3A與3A’圖係為不同實施態樣的剖面圖，第3B圖係為第3A圖的俯視圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側」、「外緣」、「邊緣」、「內緣」、「中間」、「一」及「二」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第一實施例

以下將配合第2A與2B圖以詳細說明本發明之封裝基板、半導體封裝件及其製法之第一實施例的示意圖，其中， 第2A圖係為剖面圖，第2B圖係為第2A圖的俯視圖。

如圖所示，提供一基板本體20，其一表面201上定義有一置晶區21，該置晶區21內定義有一環形之接合區211，於該置晶區21中間之表面上形成有第一線路層22，且該第一線路層22具有複數延伸至該接合區211內的第一電性接觸墊221，於靠近該置晶區21邊緣之表面上，亦即該接合區211外之表面201上形成有第二線路層23，且該第二線路層23具有複數延伸至該接合區211內的第二電性接觸墊231。此外，在本文中，該接合區211之邊界係由分別形成於第一線路層22及/或第二線路層23上的導電元件27所決定。

然後，於該置晶區21中間之表面與該第一線路層22上形成第一絕緣保護層24，是以，該接合區211環繞該第一絕緣保護層24，且該第一絕緣保護層24之外緣側壁241與該接合區211之間的距離d1係大於或等於0.05毫米。

接著，於該第一絕緣保護層24上形成例如底膠(underfill)或非導電膏(Non-Conductive Paste，NCP)之底部填充材25，並且藉由複數導電元件27將半導體晶片26覆晶接置於該基板本體20上，而各該導電元件27係設於該接合區211內對應的第一電性接觸墊221與第二電性接觸墊231上，該底部填充材25受到該半導體晶片26擠壓而流動並分佈於該基板本體20與該半導體晶片26之間，使該底部填充材25包覆該第一線路層22、第二線路層23、第一絕緣保護層24與該等導電元件27，此外，該 導電元件27係為銲料凸塊。

要特別說明的是，為了方便說明，第2B圖係省略該第一線路層22、第二線路層23、底部填充材25、半導體晶片26與導電元件27。

第二實施例

以下將配合第3A與3B圖以詳細說明本發明之封裝基板、半導體封裝件及其製法之第二實施例的示意圖，其中，第3A與3A’圖係為不同實施態樣的剖面圖，第3B圖係為第3A圖的俯視圖。

如第3A與3B圖所示，提供一基板本體30，其一表面301上定義有一置晶區31，該置晶區31內定義有一環形之接合區311，於該置晶區31中間之表面上形成有第一線路層32，且該第一線路層32具有複數延伸至該接合區311內的第一電性接觸墊321，於靠近該置晶區31邊緣之表面上，亦即該接合區311外之表面301上形成第二線路層33，且該第二線路層33具有複數延伸至該接合區311內的第二電性接觸墊331。

接著，於該置晶區31中間之表面與第一線路層32上形成第一絕緣保護層34，是以，該接合區311環繞該第一絕緣保護層34，且該第一絕緣保護層34之外緣側壁341與該接合區311之間的距離d2係大於或等於0.05毫米，另外，於該接合區311外之表面301與第二線路層33上復形成有第二絕緣保護層35。

又，於該第一絕緣保護層34上形成例如底膠 (underfill)或非導電膏(Non-Conductive Paste，NCP)之底部填充材36，並且藉由複數導電元件38將半導體晶片37覆晶接置於該基板本體30上，而各該導電元件38係設於該接合區311內的第一電性接觸墊321與第二電性接觸墊331上，該底部填充材36受到該半導體晶片37擠壓而流動並分佈於該基板本體30與該半導體晶片37之間，且該底部填充材36包覆該第一線路層32、第二線路層33、第一絕緣保護層34與該等導電元件38，而該底部填充材36係未覆蓋該第二絕緣保護層35，此外，該導電元件38係為銲料凸塊。

另外，請參閱第3A’圖，其與第3A圖之差異在於：該第二絕緣保護層35之內緣側壁351與該接合區311之間的距離d3係大於或等於0.3毫米，且該底部填充材36’係覆蓋該第二絕緣保護層35。至於其它相關製程均類似，故不再贅述。

要特別說明的是，為了方便說明，第3B圖係省略該第一線路層32、第二線路層33、底部填充材36、半導體晶片37與導電元件38。

本發明復提供一種封裝基板，係包括：基板本體20、第一線路層22、第二線路層23以及第一絕緣保護層24，該基板本體20之一表面201上定義有一置晶區21，該置晶區21內緣定義有一環繞該第一絕緣保護層24之接合區211，而該第一線路層22係形成於該第一絕緣保護層24下之基板本體20之表面201上，且具有複數延伸至該接合區 211內的第一電性接觸墊221，又該第二線路層23係形成於該接合區211外之表面上，且具有複數延伸至該接合區211內的第二電性接觸墊231。此外，該第一絕緣保護層24係形成於該基板本體20之表面201上，且該第一絕緣保護層24之外緣側壁241與該接合區211之間的距離d1係大於或等於0.05毫米。

另外，前述之封裝基板可為另一種實施態樣，可於接合區311外之表面與第二線路層33上形成第二絕緣保護層35，且該第二絕緣保護層35之內緣側壁351與該接合區311之間的距離d3係大於或等於0.3毫米。

本發明又提供一種半導體封裝件，係包括：基板本體20、第一線路層22、第二線路層23、第一絕緣保護層24、一半導體晶片26以及底部填充材25，該基板本體20之一表面201上定義有一置晶區21，該置晶區21內緣定義有一環繞該第一絕緣保護層24之接合區211，而該第一線路層22係形成於該第一絕緣保護層24下之基板本體20之表面201上，且具有複數延伸至該接合區211內的第一電性接觸墊221，又該第二線路層23係形成於該接合區211外之表面上，且具有複數延伸至該接合區211內的第二電性接觸墊231。

再者，該第一絕緣保護層24係形成於該基板本體20之表面201上，且該第一絕緣保護層24之外緣側壁241與該接合區211之間的距離d1係大於或等於0.05毫米。

該半導體晶片26係藉由複數導電元件27覆晶接置於 該基板本體20上，且各該導電元件27係設於該接合區211內的第一電性接觸墊221或第二電性接觸墊231上，而且使用例如底膠(underfill)或非導電膏(Non-Conductive Paste，NCP)之該底部填充材25形成於該基板本體20與該半導體晶片26之間，且包覆該第一線路層22、第二線路層23、第一絕緣保護層24與該等導電元件27，此外，該導電元件27係為銲料凸塊。

另外，本發明再提供另一種半導體封裝件，其與前述半導體封裝件之差異在於：可於該接合區311外之表面與該第二線路層33上形成第二絕緣保護層35，且該第二絕緣保護層35之內緣側壁351與該接合區311之間的距離d3係大於或等於0.3毫米。至於其它相關製程均類似，故不再贅述。

上述之半導體封裝件中，該底部填充材36係形成於該基板本體30與該半導體晶片37之間，且包覆該第一線路層32、第二線路層33、第一絕緣保護層34與該等導電元件38，該底部填充材36係未覆蓋該第二絕緣保護層35；或者，於另一種實施態樣中，該底部填充材36包覆該第一線路層32、第二線路層33、第一絕緣保護層34、部分該第二絕緣保護層35與該等導電元件38，即該底部填充材36係覆蓋該第二絕緣保護層35，此外，該導電元件38係為銲料凸塊。

綜上所述，本發明係使第一絕緣保護層之外緣側壁與該接合區之間的距離大於或等於0.05毫米，並且不設置第 二絕緣保護層，以避免氣洞最終存留在該等導電元件之間；或者，於前述封裝基板的該接合區外之表面與第二線路層上設置第二絕緣保護層，但使該底部填充材不覆蓋該第二絕緣保護層，同樣可避免氣洞於第二絕緣保護層附近產生；或者，於前述封裝基板的該置晶區邊緣之表面與第二線路層上設置第二絕緣保護層，並使該底部填充材覆蓋該第二絕緣保護層，但使該第二絕緣保護層之內緣側壁與該接合區之間的距離大於或等於0.3毫米，亦可避免氣洞存留在該等導電元件之間。故本發明可有效避免導電元件之橋接現象，進而提高產品良率。

上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

20‧‧‧基板本體

201‧‧‧表面

21‧‧‧置晶區

211‧‧‧接合區

22‧‧‧第一線路層

221‧‧‧第一電性接觸墊

23‧‧‧第二線路層

231‧‧‧第二電性接觸墊

24‧‧‧第一絕緣保護層

241‧‧‧外緣側壁

25‧‧‧底部填充材

26‧‧‧半導體晶片

27‧‧‧導電元件

d1‧‧‧距離

Claims (12)

1. 一種封裝基板，係包括：基板本體；第一絕緣保護層，係形成於該基板本體之表面上，其中，該基板本體之表面定義有一環繞該第一絕緣保護層之接合區，且該第一絕緣保護層之外緣側壁與該接合區鄰近該第一絕緣保護層之一側之間的距離係大於或等於0.05毫米；第一線路層，係形成於該第一絕緣保護層下之基板本體之表面上，且具有複數延伸至該接合區內的第一電性接觸墊；第二線路層，係形成於該接合區外之表面上，且具有複數延伸至該接合區內的第二電性接觸墊；以及第二絕緣保護層，係形成於該接合區外之表面與第二線路層上，且該第二絕緣保護層之內緣側壁與該接合區之間的距離係大於或等於0.3毫米。
2. 一種半導體封裝件，係包括：基板本體；第一絕緣保護層，係形成於該基板本體之表面上，其中，該基板本體之表面定義有一環繞該第一絕緣保護層之接合區，且該第一絕緣保護層之外緣側壁與該接合區鄰近該第一絕緣保護層之一側之間的距離係大於或等於0.05毫米；第一線路層，係形成於該第一絕緣保護層下之基 板本體之表面上，且具有複數延伸至該接合區內的第一電性接觸墊；第二線路層，係形成於該接合區外之表面上，且具有複數延伸至該接合區內的第二電性接觸墊；第二絕緣保護層，係形成於該接合區外之表面與該第二線路層上，且該第二絕緣保護層之內緣側壁與該接合區之間的距離係大於或等於0.3毫米；複數導電元件，各該導電元件係設於該接合區內的第一及第二電性接觸墊上；半導體晶片，係藉由該複數導電元件覆晶接置於該基板本體上；以及底部填充材，係形成於該基板本體與該半導體晶片之間，且包覆該第一線路層、第一絕緣保護層與該等導電元件。
3. 如申請專利範圍第2項所述之半導體封裝件，其中，該底部填充材係覆蓋或未覆蓋該第二絕緣保護層。
4. 如申請專利範圍第2項所述之半導體封裝件，其中，該底部填充材係為底膠(underfill)或非導電膏(Non-Conductive Paste，NCP)。
5. 如申請專利範圍第2項所述之半導體封裝件，其中，該導電元件係為銲料凸塊。
6. 一種半導體封裝件之製法，係包括：提供一封裝基板，其係包括：基板本體； 第一絕緣保護層，係形成於該基板本體之表面上，其中，該基板本體之表面定義有一環繞該第一絕緣保護層之接合區，且該第一絕緣保護層之外緣側壁與該接合區之間的距離係大於或等於0.05毫米；以及第一線路層，係形成於該第一絕緣保護層下之基板本體之表面上，且具有複數延伸至該接合區內的第一電性接觸墊；於該第一絕緣保護層上形成底部填充材；以及藉由複數導電元件將一半導體晶片覆晶接置於該基板本體上，各該導電元件係設於該接合區內對應的第一電性接觸墊上，該底部填充材受到該半導體晶片擠壓而流動並分佈於該基板本體與該半導體晶片之間，使該底部填充材包覆該第一線路層、第一絕緣保護層與該等導電元件。
7. 如申請專利範圍第6項所述之半導體封裝件之製法，該封裝基板復包括第二線路層，其係形成於該接合區外之表面上，且具有複數延伸至該接合區內的第二電性接觸墊。
8. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，該導電元件復設於該接合區內的第二電性接觸墊上。
9. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，於該接合區外之表面與第二線路層上復形成有 第二絕緣保護層，且該第二絕緣保護層之內緣側壁與該接合區之間的距離係大於或等於0.3毫米。
10. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該底部填充材係覆蓋或未覆蓋該第二絕緣保護層。
11. 如申請專利範圍第6項所述之半導體封裝件之製法，其中，該底部填充材係為底膠(underfill)或非導電膏(Non-Conductive Paste，NCP)。
12. 如申請專利範圍第6項所述之半導體封裝件之製法，其中，該導電元件係為銲料凸塊。