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TWI540731B - 電晶體元件及其形成方法 - Google Patents

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TWI540731B
TWI540731B TW103128601A TW103128601A TWI540731B TW I540731 B TWI540731 B TW I540731B TW 103128601 A TW103128601 A TW 103128601A TW 103128601 A TW103128601 A TW 103128601A TW I540731 B TWI540731 B TW I540731B
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epitaxial
region
strain memory
semiconductor substrate
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TW103128601A
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TW201539758A (zh
Inventor
余宗興
黃士軒
許義明
後藤賢一
Original Assignee
台灣積體電路製造股份有限公司
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Description

電晶體元件及其形成方法
本發明係有關於電晶體元件，特別有關於電晶體元件具有的磊晶源極與汲極區包含錯位應變記憶區來提供應力至磊晶通道區，以及電晶體元件的形成方法。
現代的積體電路包括了數百萬或數十億的電晶體元件，電晶體元件可作為開關操作，當其開啟時可以讓電荷載子(例如電子)流動，當其關閉時可以讓電荷載子不流動，電晶體的效能受到製作電晶體的材料之電荷載子移動率影響，電荷載子移動率是當電場存在時，電荷載子移動穿過一材料有多快的度量單位，電荷載子移動率的提升可以在固定電壓下，提供電晶體更快速的切換速度，或者在較低的電壓下，讓電晶體具有相同的切換速度。
近年來，應變工程(strain engineering)已經成為改善電晶體元件效能所廣泛使用的方法，應變工程在電晶體元件的通道區以及/或源極與汲極區上引發壓力，此壓力使得這些區域的結晶晶格被拉伸，增加原子之間的距離，使其超出了正常的原子之間的距離。經由拉伸結晶的晶格，應變工程使得電荷載子的移動率增加，並藉此改善元件效能。
在一些實施例中，本揭示係有關於電晶體元件，此電晶體元件具有磊晶堆疊設置於半導體基底之上，以及閘極結構設置於磊晶堆疊之上。通道區延伸至閘極結構下方，介於磊晶源極區與磊晶汲極區之間，磊晶源極區與磊晶汲極區設置在磊晶堆疊和半導體基底內，且位於閘極堆疊的相反側上。第一和第二錯位應變記憶(DSM)區具有應變晶格，應變晶格係配置為在通道區內產生應力，第一和第二錯位應變記憶(DSM)區分別從磊晶源極區的下方延伸至磊晶源極區內的第一位置，以及從磊晶汲極區的下方延伸至磊晶汲極區內的第二位置。
在其他實施例中，本揭示係有關於電晶體元件，此電晶體元件包括磊晶堆疊，磊晶堆疊具有碳化矽磊晶層(或稱為摻雜碳的磊晶層)設置於半導體基底之上，以及輕摻雜的矽磊晶層(或稱為輕摻雜的磊晶層)設置於碳化矽磊晶層之上。電晶體元件更包括閘極結構設置於輕摻雜的矽磊晶層之上，以及通道區延伸至閘極結構下方，介於磊晶源極區與磊晶汲極區之間，磊晶源極區與磊晶汲極區設置在磊晶堆疊和半導體基底內，且位於閘極堆疊的相反側上。電晶體元件還包括第一和第二錯位應變記憶區，其包括磊晶源極和汲極區以及半導體基底的材料，並且具有在通道區內產生應力的應變晶格，第一和第二錯位應變記憶區分別從磊晶源極區的下方延伸至磊晶源極區內的第一位置，以及從磊晶汲極區的下方延伸至磊晶汲極區內的第二位置。
在其他實施例中，本揭示係有關於形成電晶體元件的方法，此方法包括選擇性地蝕刻半導體基底，沿著半導體 基底的頂端表面形成凹陷，以及進行磊晶成長製程，在此凹陷內形成具有一個或一個以上的磊晶層之磊晶堆疊。此方法更包括進行錯位應變記憶技術，形成具有應變晶格的第一和第二錯位應變記憶區。此方法還包括在磊晶堆疊內以及在半導體基底內鄰接第一錯位應變記憶區的第一位置上形成源極區，並且在磊晶堆疊內以及在半導體基底內鄰接第二錯位應變記憶區的第二位置上形成汲極區，其中第一錯位應變記憶區從磊晶源極區的下方延伸至磊晶源極區內的第一位置，且第二錯位應變記憶區從磊晶汲極區的下方延伸至磊晶汲極區內的第二位置。
100、200‧‧‧電晶體元件
102、504‧‧‧半導體基底
103‧‧‧磊晶堆疊
104‧‧‧摻雜碳的磊晶層
106‧‧‧輕摻雜的磊晶層
108a‧‧‧磊晶源極區
108b‧‧‧磊晶汲極區
109‧‧‧通道區
110a‧‧‧第一錯位應變記憶區
110b‧‧‧第二錯位應變記憶區
111a、111b、1014、1108‧‧‧堆疊缺陷
112a‧‧‧源極接觸
112b‧‧‧汲極接觸
114‧‧‧閘極結構
202‧‧‧磊晶源極和汲極區下方至第一和第二錯位應變記憶區底部表面的距離
204‧‧‧磊晶堆疊的高度
206‧‧‧第一和第二錯位應變記憶區的高度
208‧‧‧第一和第二錯位應變記憶區與閘極結構橫向地隔開的距離
210、1202‧‧‧閘極介電層
212‧‧‧閘極電極層
214、804‧‧‧側壁間隙物
300、400‧‧‧形成電晶體元件的方法
302、304、306、308、310、312、314‧‧‧形成電晶體元件的方法300之行為
402、404、406、408、410、412、414、416、418、420、422、424、426、428、430‧‧‧形成電晶體元件的方法400之行為
500、600、700、800、900、1000、1006、1016、1100、1106、1200‧‧‧半導體基底的剖面圖
502‧‧‧電壓臨界值(Vt)/井區佈植
506‧‧‧導入的摻雜物
602、1102‧‧‧蝕刻劑
604‧‧‧凹陷
702‧‧‧未摻雜的磊晶層
802‧‧‧虛設閘極結構
902‧‧‧輕摻雜(LDD)以及/或口袋佈植
904、906‧‧‧輕摻雜的不純物區
908、910‧‧‧口袋佈植區
1002‧‧‧佈植
1004‧‧‧非晶形區
1008‧‧‧錯位應變記憶技術(DSMT)覆蓋層
1010‧‧‧高溫退火
1012‧‧‧再結晶的非晶形區
1104a‧‧‧源極空穴
1104b‧‧‧汲極空穴
1204‧‧‧置換的金屬閘極電極層
為了讓本揭示之目的、特徵、及優點能更明顯易懂，以下配合所附圖式作詳細說明如下，為了讓討論的特徵更清楚，圖式中的各種特徵並未按照半導體工業的標準常規之規格繪製，圖式中的各種特徵的尺寸可能會任意地放大或縮小：第1圖顯示電晶體元件的一些實施例，其具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區；第2圖顯示電晶體元件的一些其他實施例，其具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區；第3圖顯示形成電晶體元件的方法之一些實施例的流程圖，此電晶體元件具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區； 第4圖顯示形成電晶體元件的方法之一些其他實施例的流程圖，此電晶體元件具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區；第5-9、10A-10C、11A-11B、12圖顯示形成電晶體元件的方法之一些實施例的半導體基底的剖面示意圖，此電晶體元件具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區。
以下的揭示內容提供許多不同的實施例或例子，藉以實現在此所提供的標的之不同特徵，以下描述的元件與其排列方式的特定例子係用於簡化本揭示，這些例子僅作為示範用，並非用於限定本揭示。例如，在以下的描述中，於第二特徵上或其上方形成第一特徵，可包含形成第一特徵與第二特徵直接接觸的實施例，另外，也可包含在第一特徵與第二特徵之間形成額外特徵的實施例，使得第一特徵與第二特徵可以不直接接觸。此外，在本揭示的各種例子中，可重複使用標號以及/或字母，這些重複的標號是為了達到讓說明簡化及清楚之目的，其本身並非用以表示在此所討論的各種實施例以及/或各種狀態之間的關係。
此外，在此可使用與空間相關的用語，例如”底下”、”下方”、”較低”、”上方”、”較高”以及其他類似的用語，使得描述圖式中的一個元件或特徵與其他元件或特徵之間的相對關係的敘述比較容易。除了圖式中繪出的方向之外，這些與空間相關的用語還包含了在不同的方向使用或操作這些元 件，使得這些裝置還可以採用其他的方向(旋轉90度或在其他方向)，並且在此所使用的與空間相關的描述可依此而做相對應的解釋。
在過去數十年間，半導體工業已經在製造技術上持續地演進，其使得電晶體元件的尺寸具有穩定的縮減，並且在電晶體元件的效能上也有持續的改善。然而，近年來，當尺寸的縮減已經開始逼近材料的物理限制時，尺寸的縮減開始在電晶體元件內造成一些問題。例如，當電晶體的閘極長度持續減小時，電晶體的臨界電壓之局部差異和整體差異開始變嚴重。例如，在製造積體電路晶片的期間，使用複數個不同的製程操作來形成電晶體元件的結構特徵，這些製程操作可以導入摻雜的雜質至電晶體的通道內，而這可能會造成電晶體元件之臨界電壓上的差異，並因此而降低元件效能。此外，增加口袋佈植(pocket implantation)使用的劑量來改善電晶體元件的短通道控制，會使得臨界電壓的差異惡化。
因此，本揭示係有關於具有磊晶(epitaxial)源極與汲極區的電晶體元件，以及形成此電晶體元件的方法，此電晶體元件的磊晶源極與汲極區包括錯位應變記憶(dislocation stress memorization；DSM)區，錯位應變記憶(DSM)區係配置為提供應力(stress)至磊晶通道區，以改善電晶體元件的效能(包含電晶體元件的短通道控制)。此電晶體元件包括磊晶堆疊設置於半導體基底之上，以及閘極結構設置於磊晶堆疊之上。磊晶源極區和磊晶汲極區設置在磊晶堆疊和半導體基底內，並且在閘極結構的相反側上。通道區延伸至閘極結構下方，介於 磊晶源極與汲極區之間。第一和第二錯位應變記憶區分別從磊晶源極區的下方延伸至磊晶源極區內的第一位置，以及從磊晶汲極區的下方延伸至磊晶汲極區內的第二位置，第一和第二錯位應變記憶區包括磊晶源極與汲極區和半導體基底的材料，並且具有應變的晶格，其係配置為在通道區內產生應力，以改善元件的效能。
第1圖顯示電晶體元件100的一些實施例，其具有磊晶源極與汲極區，此磊晶源極與汲極區包括錯位應變記憶區，其係配置為提供應力至磊晶通道區。
電晶體元件100包括半導體基底102(例如矽基底)，磊晶堆疊(epitaxial stack)103具有一個或一個以上的磊晶層設置在半導體基底102之上。在一些實施例中，磊晶堆疊103包括摻雜碳的磊晶層104設置在半導體基底102之上，以及輕摻雜的磊晶層106(例如磊晶層的成長無摻雜，但是因為來自半導體基底102的摻雜物之逆擴散，而具有低的摻雜濃度)設置在摻雜碳的磊晶層104之上，閘極結構114設置在輕摻雜的磊晶層106之上。
磊晶源極區108a和磊晶汲極區108b設置在磊晶堆疊103和半導體基底102內，並且位於閘極結構114的相反側上。磊晶源極區108a和磊晶汲極區108b可包括第一摻雜類型(例如用於NMOS電晶體的n型摻雜)，第一摻雜類型與磊晶層的第二摻雜類型(p型)不同。通道區109在磊晶源極區108a與磊晶汲極區108b之間延伸，並且位於電晶體元件100的磊晶堆疊103內。在一些實施例中，磊晶源極區108a和磊晶汲 極區108b可包括凹陷(recesses)，這些凹陷可具有鑽石形或V字形，在凹陷內已經填充了引發應力的材料。在一些實施例中，引發應力的材料可包括磷化矽(silicon phosphate；SiP)(例如用於提升n-通道MOSFET的通道移動率)。在其他實施例中，引發應力的材料可包括其他材料，例如矽鍺(silicon germanium；SiGe)、碳化矽(silicon carbide；SiC)等材料。
第一錯位應變記憶(DSM)區110a和第二錯位應變記憶(DSM)區110b設置在閘極結構114的相反側上，第一錯位應變記憶區110a和第二錯位應變記憶區110b包括再結晶的非晶形材料，第一和第二錯位應變記憶區110a和110b的再結晶非晶形材料包括沿著(111)面的堆疊缺陷111a和111b，堆疊缺陷111a和111b可以由電子顯微鏡(例如TEM)偵測出來，堆疊缺陷111a和111b扭曲了第一和第二錯位應變記憶區110a和110b內晶格的鍵結長度，例如，堆疊缺陷111a和111b可能使得第一和第二錯位應變記憶區110a和110b具有應變的晶格，應變晶格的原子之間的距離小於正常狀態下原子之間的距離。
第一和第二錯位應變記憶區110a和110b的應變晶格係配置為在通道區109上引發應力，其增加了電荷載子的移動率，並且改善了電晶體元件100的短通道效應。第一和第二錯位應變記憶區110a和110b也給磊晶源極和汲極區108a和108b的一部份施加應力，以及給磊晶源極和汲極區108a和108b底下的半導體基底102的一部份施加應力(亦即第一和第二錯位應變記憶區110a和110b包括具有應變(亦即再結晶)晶格的半導體基底材料以及具有應變晶格的源極/汲極磊晶材 料)。在一些實施例中，在磊晶源極與汲極區108a和108b底下，半導體基底102的應變部分可包括引發應力的摻雜物，例如鍺。在一些實施例中，第一錯位應變記憶區110a可以從磊晶源極區108a底下的一個位置，延伸至凹陷的源極接觸(contac)112a，源極接觸112a位於沿著磊晶源極區108a的頂端表面的位置上。類似地，第二錯位應變記憶區110b可以從磊晶汲極區108b底下的一個位置，延伸至凹陷的汲極接觸112b，汲極接觸112b位於沿著磊晶汲極區108b的頂端表面的位置上。
第2圖顯示電晶體元件200的一些其他實施例，其具有磊晶源極與汲極區，此磊晶源極與汲極區包括錯位應變記憶區，其係配置為提供應力至磊晶通道區。
電晶體元件200包括摻雜碳的磊晶層104設置在半導體基底102之上，以及輕摻雜的磊晶層106設置在摻雜碳的磊晶層104之上。摻雜碳的磊晶層104係配置為藉由減輕來自半導體基底102的摻雜物之逆擴散(back diffusion)，來加強電晶體元件200的效能(例如改善元件內的局部和整體的臨界電壓與驅動電流的差異)，並且藉此在電晶體元件200的通道區產生急遽倒退(steep retrograde)的摻雜濃度輪廓。在一些實施例中，摻雜碳的磊晶層104可具有小於1%的碳摻雜濃度。在一些實施例中，倒退的摻雜濃度輪廓可以在輕摻雜的磊晶層106與閘極結構114之間的界面處提供小於1e18cm-3的摻雜濃度。
第一和第二錯位應變記憶區110a和110b沿著自 磊晶源極和汲極區108a和108b下方的一位置至凹陷的源極和汲極接觸112a和112b的垂直方向延伸，源極和汲極接觸112a和112b分別在沿著磊晶源極和汲極區108a和108b的頂端表面的位置上。在一些實施例中，凹陷的源極和汲極接觸112a和112b可包括鎳。在一些實施例中，第一和第二錯位應變記憶區110a和110b的頂端表面可具有削起的小塊區域或凹陷，其包括凹陷的源極和汲極接觸112a和112b。在一些實施例中，第一和第二錯位應變記憶區110a和110b的底部表面可分別位於磊晶源極和汲極區108a和108b的下方之距離202處。例如，第一和第二錯位應變記憶區110a和110b可延伸至位於磊晶源極和汲極區108a和108b的下方之大於或等於約2nm的距離202處。在一些實施例中，磊晶堆疊103的高度204小於第一和第二錯位應變記憶區110a和110b的高度206。
第一和第二錯位應變記憶區110a和110b沿著自磊晶源極和汲極區108a和108b內的第一位置到磊晶源極和汲極區108a和108b內的第二位置的橫向方向延伸。在一些實施例中，第一和第二位置的選擇係使得第一和第二錯位應變記憶區110a和110b的寬度小於磊晶源極和汲極區108a和108b的寬度。在一些實施例中，第一和第二錯位應變記憶區110a和110b可以與閘極結構114橫向地隔開一相對小的距離208，以提高通道區上的應力。例如，第一或第二錯位應變記憶區110a或110b可以與閘極結構分開一小於約10nm的距離208。
在一些實施例中，閘極結構114可包括堆疊的閘極介電層210和閘極電極層212，閘極介電層210(例如二氧化 矽層、高介電常數介電層等)設置在輕摻雜的磊晶層106上，閘極電極層212(例如多晶矽層、置換的金屬閘極層等)設置在閘極介電層210上。在一些實施例中，閘極介電層210和閘極電極層212的側面可以有側壁間隙物214。在一些實施例中，側壁間隙物214可包括氮化物間隙物。
第3圖顯示形成電晶體元件的方法300的一些實施例之流程圖，此電晶體元件具有磊晶源極與汲極區，此磊晶源極與汲極區包括錯位應變記憶區，其係配置為提供應力至磊晶通道區。
在302，提供半導體基底，此半導體基底可包括本質上摻雜的半導體基底，其具有第一摻雜類型(例如n型摻雜或p型摻雜)。
在304，選擇性地蝕刻半導體基底，形成凹陷在半導體基底內。
在306，進行磊晶成長製程，在凹陷內形成磊晶堆疊。在一些實施例中，磊晶堆疊可包括摻雜碳的磊晶層(例如SiC)以及未摻雜的磊晶層(例如矽)，摻雜碳的磊晶層可以磊晶地成長在凹陷的底部表面上，而未摻雜的磊晶層可以磊晶地成長在摻雜碳的磊晶層上，摻雜碳的磊晶層係配置為減輕來自半導體基底的摻雜物之逆擴散，在通道區內形成急遽倒退的摻雜輪廓，其產生相對低的表面摻雜濃度(例如小於1e18cm-3)，改善了臨界電壓和驅動電流的變異。
在308，進行錯位應變記憶技術(dislocation stress memorization technique；DSMT)，在磊晶堆疊和半導體基底內 形成錯位應變記憶(DSM)區，其位置對應於電晶體元件的源極與汲極區。在一些實施例中，錯位應變記憶區可具有應變的晶格，應變晶格的原子之間的距離小於正常原子之間的距離(亦即錯位應變記憶區的晶格常數小於未應變的自然晶格常數)。在其他實施例中，錯位應變記憶區可具有應變的晶格，此應變晶格的原子之間的距離大於正常原子之間的距離。
在310，在半導體基底內形成源極與汲極區，其位置鄰接錯位應變記憶(DSM)區的一部份。在一些實施例中，源極與汲極區包括磊晶源極與汲極區，在這些實施例中，可藉由在312，選擇性地蝕刻半導體基底形成源極與汲極空穴，鄰接錯位應變記憶區的一部份，而形成磊晶源極與汲極區。在一些實施例中，這些空穴可包括錯位應變記憶區的一部份。然後，在314，於源極與汲極空穴內沈積磊晶材料在錯位應變記憶區的一部份上，因為磊晶材料成長在錯位應變記憶區的一部份上，此磊晶材料將因為錯位應變記憶區的應變晶格而具有應變的晶格，藉此使得錯位應變記憶區從半導體基底延伸至磊晶源極與汲極區。
第4圖顯示形成電晶體元件的方法400的一些其他實施例之流程圖，此電晶體元件具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區。
雖然在此揭示的方法(例如方法300和400)係以一連串的行為或事件進行圖示說明及描述如下，但是這些行為或事件描述的順序並不是做為限定的解釋，例如，一些行為可以在脫離此圖示說明以及/或描述的情況下，以不同的順序發 生，以及/或與其他行為或事件同時發生。此外，並非圖示說明的全部行為都需要用來實施在此描述的一個或一個以上的概念或實施例。再者，在此繪出的一個或一個以上的行為可以用一個或多個分開的行為以及/或階段進行。
在402，提供半導體基底。在各種實施例中，半導體基底可包括任何種類的半導體主體(例如矽、矽鍺、絕緣層上的矽等)半導體基底例如為半導體晶圓，以及/或在半導體晶圓上的一個或多個晶片，以及任何其他種類的半導體層，以及/或與其結合的磊晶層。
在404，進行井區/電壓臨界值(voltage threshold；Vt)(或稱為臨界電壓)佈植製程，將摻雜物導入半導體基底中。在一些實施例中，於井區/Vt佈植製程之後，可在半導體基底上進行井區退火製程，以活化由井區/Vt佈植製程所導入的摻雜物。
在406，選擇性地蝕刻半導體基底，沿著半導體的頂部表面形成凹陷在井區中。
在408，進行磊晶成長製程，在凹陷內長成一個或多個磊晶層。在一些實施例中，一個或多個磊晶層可包括摻雜碳的磊晶層，以及覆蓋在其上不具有摻雜物之未摻雜的磊晶層(例如可具有本質上的摻雜濃度約為1e15cm-3)。
在410，形成虛設(dummy)閘極結構在一個或多個磊晶層上。
在412，進行輕摻雜(lightly doped drain；LDD)以及/或口袋佈植(halo implantation)製程，此輕摻雜/口袋佈植製 程將摻雜物導入半導體基底中。
在414，進行錯位應變記憶技術(DSMT)，形成錯位應變記憶區在虛設閘極結構的相反側上。在一些實施例中，錯位應變記憶區可具有應變的晶格，應變晶格的原子之間的距離小於正常原子之間的距離(亦即錯位應變記憶區的晶格常數小於未應變的自然晶格常數)。在其他實施例中，錯位應變記憶區可具有應變的晶格，此應變晶格的原子之間的距離大於正常原子之間的距離。
在一些實施例中，在416，錯位應變記憶技術(DSMT)可藉由選擇性地植入引發應力的摻雜物至一個或多個磊晶層和其底下的半導體基底中實施，在對應於電晶體元件的源極與汲極區的位置形成植入區。在418，在植入區上方形成錯位應變記憶技術(DSMT)覆蓋層。在420，進行高溫退火。高溫退火使得錯位應變記憶技術(DSMT)覆蓋層得以形成再結晶的非晶形材料，其具沿著(111)面的堆疊缺陷。此堆疊缺陷在植入區中引發應力，藉此形成錯位應變記憶區。在422，將錯位應變記憶技術覆蓋層移除。
在424，選擇性地蝕刻一個或多個磊晶層以及其底下的半導體基底，形成源極與汲極空穴。此選擇性地蝕刻除去了錯位應變記憶區(在行為414形成)的一部分，使得源極與汲極空穴的底部表面鄰接錯位應變記憶區。
在426，在源極與汲極空穴內形成磊晶材料(例如磷化矽)，以形成磊晶源極區和磊晶汲極區。由於磊晶材料成長在錯位應變記憶區的一部分上，此磊晶材料將因為錯位應變 記憶區的應變晶格而具有應變的晶格，藉此使得再結晶的非晶形材料的堆疊缺陷沿著(111)面延伸，而位於磊晶源極區和磊晶汲極區內。
在428，進行置換閘極製程，將虛設閘極結構以閘極介電層和覆蓋在其上的置換金屬閘極電極層取代。在各種實施例中，虛設閘極結構可以採用濕式蝕刻製程以及/或乾式蝕刻製程除去。在各種實施例中，閘極介電層可包括經由沉積技術形成的層間閘極介電層或高介電常數閘極介電層。
在430，分別在磊晶源極區和汲極區上形成凹陷的源極與汲極接觸，堆疊缺陷可延伸至鄰接凹陷的源極與汲極接觸的位置。
第5-12圖顯示形成電晶體元件的方法的一些實施例之半導體基底的剖面示意圖，此電晶體元件具有磊晶源極與汲極區，這些區域包括錯位應變記憶區，以提供應力至磊晶通道區。雖然第5-12圖的描述與方法400相關連，但是在第5-12圖中揭示的結構並不限定於此方法。
第5圖顯示對應於行為402-404的半導體基底的一些實施例的剖面圖500。
如剖面圖500所示，在半導體基底504上進行電壓臨界值(Vt)/井區佈植502，電壓臨界值(Vt)/井區佈植502係配置為導入摻雜物506至半導體基底504內，以調整施加至電晶體，讓電流流入通道區的電壓臨界值(Vt)(又稱臨界電壓)。在一些實施例中，電壓臨界值(Vt)/井區佈植502可導入p型摻雜物(例如硼)至半導體基底504內，在其他實施例中，電壓臨 界值(Vt)/井區佈植502可導入n型摻雜物(例如磷、銻或砷)至半導體基底504內。
在一些實施例中，接著可進行井區退火製程，以活化電壓臨界值(Vt)/井區佈植502所導入的摻雜物506。井區退火製程係將半導體基底504暴露在升高的溫度(例如大於或等於400℃)下進行，井區退火製程也可以治癒結晶缺陷，以及/或讓摻雜的不純物擴散和重新分佈，驅使植入的摻雜物506更深入半導體基底504中，以形成井區。
第6圖顯示對應於行為406的半導體基底的一些實施例的剖面圖600。
如剖面圖600所示，半導體基底504暴露在蝕刻劑602下，蝕刻劑602係配置為在半導體基底504內形成凹陷604(亦即降低半導體基底504的一部份的厚度)。在一些實施例中，蝕刻劑602係配置為除去半導體基底504的一部份的厚度teb，厚度teb例如介於約5nm與約30nm之間。在一些實施例中，蝕刻劑602可包括乾式蝕刻劑(例如離子轟擊)，以及/或濕式蝕刻劑(例如氫氧化四甲基銨(tetramethylammonium hydroxide；TMAH)、氫氧化鉀(potassium hydroxide；KOH)等)。
第7圖顯示對應於行為408的半導體基底的一些實施例的剖面圖700。
如剖面圖700所示，摻雜碳的磊晶層104(例如碳化矽(SiC)層)磊晶成長在凹陷604內，其位置覆蓋半導體基底504。未摻雜的磊晶層702(例如未摻雜的矽層)磊晶成長在凹陷604內，其位置覆蓋摻雜碳的磊晶層104。在一些實施例中， 摻雜碳的磊晶層104可以成長至介於約2nm與約15nm之間的厚度範圍，並且未摻雜的磊晶層702可以成長至介於約5nm與約30nm之間的厚度範圍。在一些實施例中，摻雜碳的磊晶層104可具有約小於1%的碳濃度，此碳濃度可以讓摻雜碳的磊晶層104後續被蝕刻(例如在行為422)。
在一些實施例中，於形成摻雜碳的磊晶層104和未摻雜的磊晶層702之後，接著可進行氧化製程，以形成薄的氧化物在未摻雜的磊晶層702的頂部表面上。氧化製程包括高溫退火，其可使得摻雜物從井區逆擴散(back diffusion)至摻雜碳的磊晶層104和未摻雜的磊晶層702，摻雜物逆擴散至未摻雜的磊晶層702內會使得未摻雜的矽層形成輕摻雜的磊晶層106。
第8圖顯示對應於行為410的半導體基底的一些實施例的剖面圖800。
如剖面圖800所示，虛設閘極結構802形成在輕摻雜的磊晶層106上方。在一些實施例中，虛設閘極結構802的形成可包括使用沉積技術(例如化學氣相沉積、物理氣相沉積等)在輕摻雜的磊晶層106上沉積多晶矽層。側壁間隙物804可形成在虛設閘極結構802的外側側壁上，在一些實施例中，側壁間隙物804可經由沉積氮化物在輕摻雜的磊晶層106上，以及選擇性地蝕刻氮化物而形成。
第9圖顯示對應於行為412的半導體基底的一些實施例的剖面圖900。
如剖面圖900所示，進行輕摻雜(LDD)以及/或口 袋佈植902，輕摻雜(LDD)以及/或口袋佈植902穿過輕摻雜的磊晶層106的上表面導入摻雜物，輕摻雜(LDD)佈植係配置為形成輕摻雜的不純物區904和906，其摻雜類型與電壓臨界值(Vt)/井區佈植不同。口袋佈植係配置為形成口袋佈植區908和910，其具有與輕摻雜(LDD)佈植相反的摻雜類型至通道區的周邊中，但是不在通道區的中央部分。在一些實施例中，口袋佈植902可以在相對於輕摻雜的磊晶層106的頂部表面為傾斜的角度Φ下進行，在一些實施例中，傾斜的角度Φ可以是20°或小於20°。雖然剖面圖900顯示口袋佈植在形成源極與汲極區(例如區域108a和108b)之前進行，然而在其他實施例中，口袋佈植可以在形成源極與汲極區之後進行。
第10A-10C圖顯示對應於行為414的半導體基底的一些實施例的剖面圖。
如第10A圖的剖面圖1000所示，進行佈植1002形成非晶形區1004，非晶形區1004從磊晶堆疊103的頂端表面延伸至半導體基底504內位於磊晶堆疊103底下的一位置，使得非晶形區1004的高度大於磊晶堆疊103的高度。在一些實施例中，佈植1002可配置為植入包括鍺的摻雜物種類。在一些實施例中，佈植1002可配置為以小於約2e15的佈植劑量，植入低溫鍺預非晶形佈植(low temperature germanium pre-amorphous implant)。在一些實施例中，低溫鍺預非晶形佈植可以在佈植1002之前將鍺摻雜種類冷卻至介於-50℃與-200℃之間的溫度。
如第10B圖的剖面圖1006所示，形成錯位應變記 憶技術(DSMT)覆蓋層1008(例如氮化物層)在非晶形區1004上方，然後進行高溫退火1010。在高溫退火1010期間，非晶形區1004的晶格會再結晶，再結晶的晶格之成長將會發生在錯位應變記憶技術(DSMT)覆蓋層1008所引發的應力狀態下，並產生再結晶的非晶形區1012，再結晶的非晶形區1012(之後可稱為再結晶區)包括沿著面(111)的堆疊缺陷1014，堆疊缺陷1014扭曲了非晶形區1004的晶格，藉此影響鍵結長度，例如，有壓縮力的覆蓋層1008可引發堆疊缺陷，其扭曲了非晶形區100的晶格，形成較小的鍵結長度而導致拉伸應力。
如第10C圖的剖面圖1016所示，除去錯位應變記憶技術(DSMT)覆蓋層1008。由於再結晶區1012記憶了由錯位應變記憶技術(DSMT)覆蓋層1008所引發的應力，當錯位應變記憶技術(DSMT)覆蓋層1008除去之後，再結晶區1012仍保持其應變的晶格狀態。
第11A-11B圖顯示對應於行為424-426的半導體基底的一些實施例的剖面圖1100。
如第11A圖的剖面圖1100所示，蝕刻劑1102係配置為選擇性地形成源極空穴1104a和汲極空穴1104b，源極和汲極空穴1104a和1104b從磊晶堆疊103的頂端表面延伸至再結晶區1012的底部表面上方的一位置，例如，在一些實施例中，源極和汲極空穴1104a和1104b可以從磊晶堆疊103的頂端表面延伸至再結晶區1012的底部表面上方之約大於或等於約2nm的位置。
在一些實施例中，蝕刻劑1102的實施可包括多階 段的蝕刻製程，例如，可使用第一蝕刻製程形成包括U型蝕刻輪廓的空穴。在一些實施例中，第一蝕刻製程可包括乾式蝕刻、濕式蝕刻、電漿蝕刻、反應性離子蝕刻(RIE)或前述之組合。第二各向異性的蝕刻製程可接著在空穴上進行，在一些實施例中，各向異性的蝕刻包括濕式蝕刻，其使用氫氧化四甲基銨(TMAH)作為蝕刻劑，藉此在矽基底或絕緣層上的矽基底之<100>方向得到較佳的蝕刻選擇率，在各向異性的蝕刻之後，其所產生的源極和汲極空穴的蝕刻輪廓，除了底部表面之外，包括(100)結晶方向。
如第11B圖的剖面圖1106所示，引發應力的材料磊晶沉積在源極和汲極空穴1104a和1104b內，形成磊晶源極和汲極區108a和108b。在一些實施例中，引發應力的材料可包括磷化矽(SiP)。在其他實施例中，引發應力的材料可包括其他材料(例如SiGe或含有碳的材料例如SiC)。由於引發應力的材料磊晶成長在下方的再結晶區1012上，再結晶區1012因為錯位應變記憶技術(DSMT)的製程(行為414)而具有應變的晶格，因此堆疊缺陷1108沿著(111)面延伸至磊晶源極和汲極區108a和108b中，形成錯位應變記憶(DSM)區110a和110b。
第12圖顯示對應於行為428-430的半導體基底的一些實施例的剖面圖1200。
如剖面圖1200所示，進行閘極置換製程。閘極置換製程除去虛設閘極結構802，並使用沉積技術(例如化學氣相沉積、物理氣相沉積等)在取代虛設閘極結構802的位置(亦即介於側壁間隙物804之間)形成層間閘極介電層或高介電常數 閘極介電層1202，以及使用沉積技術沉積置換的金屬閘極電極層1204在閘極介電層1202上方，在一些實施例中，置換的金屬閘極電極層1204例如可包括鋁。
凹陷的源極和汲極接觸112a和112b分別形成在磊晶源極和汲極區108a和108b內，凹陷的源極和汲極接觸112a和112b可經由選擇性地蝕刻磊晶源極和汲極區108a和108b，然後使用沉積技術沉積接觸材料而形成。在一些實施例中，凹陷的源極和汲極接觸112a和112b可包括鎳。在一些實施例中，蝕刻磊晶源極和汲極區108a和108b形成凹陷的源極和汲極接觸112a和112b將除去錯位應變記憶(DSM)區110a和110b的一部分，例如，在一些實施例中，錯位應變記憶(DSM)區110a和110b的頂端表面可能會有包括凹陷的源極和汲極接觸112a和112b之削起痕跡(divot)或凹陷。
在此技術領域中具有通常知識者當可瞭解，上述例子的提供係用於說明本揭示的實施方式，以進一步解釋本揭示的應用，並非用於限定本揭示的範圍。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，在此技術領域中具有通常知識者當可瞭解，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100‧‧‧電晶體元件
102‧‧‧半導體基底
103‧‧‧磊晶堆疊
104‧‧‧摻雜碳的磊晶層
106‧‧‧輕摻雜的磊晶層
108a‧‧‧磊晶源極區
108b‧‧‧磊晶汲極區
109‧‧‧通道區
110a‧‧‧第一錯位應變記憶區
110b‧‧‧第二錯位應變記憶區
112a‧‧‧源極接觸
112b‧‧‧汲極接觸
114‧‧‧閘極結構

Claims (12)

  1. 一種電晶體元件，包括：一磊晶堆疊，設置於一半導體基底之上；一閘極結構，設置於該磊晶堆疊之上；一通道區，延伸至該閘極結構下方，介於一磊晶源極區與一磊晶汲極區之間，該磊晶源極區與該磊晶汲極區設置於該磊晶堆疊和該半導體基底內，且位於該閘極堆疊的相反側上；以及一第一和一第二錯位應變記憶區，包括在該通道區內產生應力的一應變晶格，該第一和該第二錯位應變記憶區分別從該磊晶源極區的下方延伸至該磊晶源極區內的一第一位置，以及從該磊晶汲極區的下方延伸至該磊晶汲極區內的一第二位置。
  2. 如申請專利範圍第1項所述之電晶體元件，其中該磊晶堆疊的高度小於該第一和該第二錯位應變記憶區的高度。
  3. 如申請專利範圍第1項所述之電晶體元件，其中該第一和該第二錯位應變記憶區與該閘極結構橫向地隔開一小於10nm的距離。
  4. 如申請專利範圍第1項所述之電晶體元件，更包括：一凹陷的源極接觸，從該磊晶源極區的一頂端表面延伸至該第一錯位應變記憶區內的一位置；以及一凹陷的汲極接觸，從該磊晶汲極區的一頂端表面延伸至該第二錯位應變記憶區內的一位置。
  5. 如申請專利範圍第1項所述之電晶體元件，其中該第一和該 第二錯位應變記憶區分別在該磊晶源極區和該磊晶汲極區的下方延伸一2nm的距離。
  6. 如申請專利範圍第1項所述之電晶體元件，其中該磊晶源極區和該磊晶汲極區包括磷化矽(SiP)。
  7. 如申請專利範圍第1項所述之電晶體元件，其中該磊晶堆疊包括：一碳化矽磊晶層，設置於該半導體基底之上，其中該碳化矽磊晶層具有1%的碳含量；以及一輕摻雜的矽磊晶層，設置於該碳化矽磊晶層之上。
  8. 一種形成電晶體元件的方法，包括：選擇性地蝕刻一半導體基底，形成一沿著該半導體基底的一頂端表面的凹陷；進行一磊晶成長製程，在該凹陷內形成一具有一個或一個以上的磊晶層的磊晶堆疊；進行一錯位應變記憶技術，形成具有應變晶格的一第一和一第二錯位應變記憶區；以及形成一磊晶源極區在該磊晶堆疊和該半導體基底內，鄰接該第一錯位應變記憶區的一第一部分，並且形成一磊晶汲極區在該磊晶堆疊和該半導體基底內，鄰接該第二錯位應變記憶區的一第二部分；其中該第一錯位應變記憶區從該磊晶源極區的下方延伸至該磊晶源極區內的一第一位置，且該第二錯位應變記憶區從該磊晶汲極區的下方延伸至該磊晶汲極區內的一第二位置。
  9. 如申請專利範圍第8項所述之形成電晶體元件的方法，其中進行該錯位應變記憶技術包括：選擇性地植入一引發應力的摻雜物至該一個或一個以上的磊晶層和該半導體基底內，形成複數個非晶形區；形成一錯位應變記憶技術覆蓋層在該些非晶形區上方；進行一高溫退火，其中該錯位應變記憶技術覆蓋層在該高溫退火的存在下引起一應力，使得該些非晶形區的晶格再結晶；以及移除該錯位應變記憶技術覆蓋層。
  10. 如申請專利範圍第8項所述之形成電晶體元件的方法，其中形成該磊晶源極和該磊晶汲極區包括：選擇性地蝕刻該一個或一個以上的磊晶層和該半導體基底，形成鄰接該第一和該第二錯位應變記憶區的一源極空穴和一汲極空穴；以及沈積一磊晶材料在該源極空穴和該汲極空穴內。
  11. 如申請專利範圍第8項所述之形成電晶體元件的方法，其中該磊晶堆疊的高度小於該第一和該第二錯位應變記憶區的高度。
  12. 如申請專利範圍第8項所述之形成電晶體元件的方法，其中該磊晶堆疊包括：一碳化矽磊晶層，具有1%的碳含量，設置於該半導體基底之上；以及一輕摻雜的矽磊晶層，設置於該碳化矽磊晶層之上。
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