TWI662621B - 半導體元件及其製作方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000005137 deposition process Methods 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 230000007547 defect Effects 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 3
- 239000000460 chlorine Substances 0.000 claims description 3
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 62
- 239000000463 material Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- NWKBSEBOBPHMKL-UHFFFAOYSA-N dichloro(methyl)silane Chemical compound C[SiH](Cl)Cl NWKBSEBOBPHMKL-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
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Abstract
本發明揭露一種製作半導體元件的方法。首先提供一基底，然後形成一閘極結構於該基底上，進行一第一沉積製程以形成一第一磊晶層於閘極結構旁並同時進行一第一蝕刻製程去除部分第一磊晶層，之後再進行一第二蝕刻製程去除部分第一磊晶層。
Description
本發明是關於一種製作半導體元件的方法，尤指一種去除磊晶層中差排缺陷的方法。
為了能增加半導體結構的載子遷移率，可以選擇對於閘極通道施加壓縮應力或是伸張應力。舉例來說，若需要施加的是壓縮應力，習知技術常利用選擇性磊晶成長(selective epitaxial growth,SEG)技術於一矽基底內形成晶格排列與該矽基底相同之磊晶結構，例如矽鍺(silicon germanium,SiGe)磊晶結構。利用矽鍺磊晶結構之晶格常數(lattice constant)大於該矽基底晶格之特點，對P型金氧半導體電晶體的通道區產生應力，增加通道區的載子遷移率(carrier mobility)，並藉以增加金氧半導體電晶體的速度。反之，若是N型半導體電晶體則可選擇於矽基底內形成矽碳(silicon carbide,SiC)磊晶結構，對閘極通道區
產生伸張應力。
然而，現今以磊晶成長方式形成磊晶層的過程中容易同時形成差排缺陷(dislocation)。當大量的差排缺陷產生時會於磊晶層中形成線差排，嚴重影響材料的光學與電學特性。因此，如何改良現有製程技術以解決現有瓶頸即為現今一重要課題。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，然後形成一閘極結構於該基底上，進行一第一沉積製程以形成一第一磊晶層於閘極結構旁並同時進行一第一蝕刻製程去除部分第一磊晶層，之後再進行一第二蝕刻製程去除部分第一磊晶層。
本發明另一實施例揭露一種半導體元件，包含一基底、一閘極結構設於基底上、一磊晶層設於該閘極結構旁以及一差排缺陷(dislocation)鑲嵌於磊晶層內。
12‧‧‧基底
14‧‧‧閘極結構
16‧‧‧閘極結構
18‧‧‧閘極介電層
20‧‧‧閘極材料層
22‧‧‧硬遮罩
24‧‧‧硬遮罩
26‧‧‧偏位側壁子
28‧‧‧側壁子
30‧‧‧輕摻雜汲極
32‧‧‧第一磊晶層
34‧‧‧差排缺陷
36‧‧‧第二磊晶層
38‧‧‧差排缺陷
40‧‧‧磊晶層
第1圖為本發明較佳實施例製作一半導體元件之流程圖。
第2圖至第5圖為本發明較佳實施例製作一半導體元件之製程示意圖。
請參照第1圖及第2圖至第5圖，第1圖為本發明較佳實施例製作一半導體元件之流程圖，第2圖至第5圖則為本發明較佳實施例製作一半導體元件之製程示意圖。如第1圖與第2圖所示，首先進行步驟101，提供一基底12，然後進行步驟102，於基底上形成閘極結構14、16。在本實施例中，形成閘極結構14、16的方式較佳依序形成一閘極介電層18、一閘極材料層、一第一硬遮罩以及一第二硬遮罩於基底12上，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分第二硬遮罩、部分第一硬遮罩與部分閘極材料層，然後剝除圖案化光阻，以於基底12上形成至少一由圖案化之閘極材料層20、圖案化之硬遮罩22以及圖案化之硬遮罩24所構成的閘極結構14、16。在本實施例中，閘極結構14、16的數量以兩顆為例，但不侷限於此，且為了凸顯後續於兩個閘極結構14、16之間所形成的磊晶層，本實施例僅顯示部分閘極結構14、16，例如僅顯示閘極結構14的右半部份與閘極結構16的左半部份。
在本實施例中，基底12例如是矽基底、磊晶矽基底、碳化矽基底或矽覆絕緣(silicon-on-insulator,SOI)基底等之半導體基底，但不以此為限。閘極介電層18可包含二氧化矽(SiO2)、氮化矽(SiN)或高介電常數(high dielectric constant,high-k)材料；閘極材料層20可包含金屬材料、多晶矽或金屬矽化物(silicide)等導電材料；硬遮罩22較佳包含氮化矽；硬遮罩24則較佳包含氧化矽。需注意的是，本實施例雖將氧化矽所構成的硬遮罩24設於氮化矽所構成的硬遮罩22上，但硬遮罩24與硬遮罩22的材料配置並不侷限於此。例如硬遮罩22與硬遮罩24可選
自由二氧化矽、氮化矽、碳化矽(SiC)以及氮氧化矽(SiON)所構成的群組，且兩者較佳包含不同材料，此實施例也屬本發明所涵蓋的範圍。
此外，在一實施例中，還可選擇預先在基底12中形成複數個摻雜井(未繪示)或複數個作為電性隔離之用的淺溝渠隔離(shallow trench isolation,STI)。並且，本實施例雖以平面型電晶體為例，但在其他變化實施例中，本發明之半導體製程亦可應用於非平面電晶體，例如是鰭狀電晶體(Fin-FET)，此時，第1圖所標示之基底12即相對應代表為形成於一基底12上的鰭狀結構。
然後分別在閘極結構14、16側壁形成至少一側壁子，例如偏位側壁子26與側壁子28，並選擇性進行一輕摻雜離子佈植，利用約930℃溫度進行一快速升溫退火製程活化植入基底12的摻質，以於側壁子28兩側的基底12中分別形成一輕摻雜汲極30。在本實施例中，偏位側壁子26較佳包含氮碳化矽(SiCN)，側壁子28則較佳包含氮化矽，但不侷限於此，例如兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，且兩者較佳包含不同材料組成。
隨後進行一乾蝕刻及/或濕蝕刻製程，利用閘極結構14、16與側壁子28作為蝕刻遮罩，沿著側壁子28向下單次或多次蝕刻基底12，以於閘極結構14、16兩側的基底12中形成一凹槽(圖未示)。
接著進行步驟103，例如進行一第一沉積製程以形成一第一磊晶層32於閘極結構旁14、16的凹槽內並同時進行一第一蝕刻製程去
除部分第一磊晶層32。值得注意的是，本實施例所形成的第一磊晶層32較佳包含磷化矽(SiP)，且由於磷與矽的晶格常數不同，一般在磊晶層成長的過程，例如前述之第一沉積製程中會在介面處形成差排缺陷(dislocation)34。當大量的差排缺陷產生時會於磊晶層中形成線差排，嚴重影響材料的光學與電學特性。
為了盡量減少磊晶層中所生成的差排缺陷，通常於前述第一沉積製程進行完形成第一磊晶層32後會同時進行一第一蝕刻製程去除部分第一磊晶層32以及第一磊晶層32中的差排缺陷34。
在本實施例中，第一沉積製程較佳通入含矽氣體，利用例如二氯矽甲烷(dichlorosilane,DCS)等氣體於凹槽內成長出第一磊晶層32，之後的第一蝕刻製程則較佳通入含氯氣體，例如利用鹽酸(hydrochloric acid,HCl)來去除部分第一磊晶層32與差排缺陷34。
然後如第3圖所示，於第一蝕刻製程結束後進行步驟104，例如進行一第二蝕刻製程再次去除部分第一磊晶層32。由於前述第2圖所進行的第一蝕刻製程通常無法完全清除第一沉積製程時所形成的差排缺陷34，因此步驟104較佳在不進行任何沉積的情況下僅以一道蝕刻製程去除第一磊晶層32上的差排缺陷34。在本實施例中，第二蝕刻製程所使用的蝕刻氣體可選擇與第一蝕刻製程相同或不同，例如可利用鹽酸(hydrochloric acid,HCl)來去除剩餘的差排缺陷34。
接著可重複進行步驟103與104，例如第4圖所示，進行步驟
105，進行一第二沉積製程以形成一第二磊晶層36於閘極結構14、16旁並同時進行一第三蝕刻製程去除部分第二磊晶層36。如同第2圖所進行的第一沉積製程與第一蝕刻製程，第二沉積製程較佳利用例如二氯矽甲烷等氣體於第一磊晶層32上形成第二磊晶層36並一同構成磊晶層40，而第三蝕刻製程則較佳利用鹽酸來去除部分第二沉積製程中所產生的差排缺陷38。
請再參照第4圖，其另揭露本發明較佳實施例之一半導體元件結構。如第4圖所示，本發明之半導體元件較佳包含一基底12、閘極結構14、16設於基底12上、一磊晶層40設於閘極結構14、16旁的基底12內以及一差排缺陷38鑲嵌於磊晶層40內。
在本實施例中，磊晶層40較佳包含磷化矽(SiP)，磊晶層40上表面包含一約略V型的輪廓，且磊晶層40部分上表面較佳低於基底12上表面。更具體而言，差排缺陷38較佳鑲嵌於V型輪廓下方的磊晶層40中，且V型輪廓表面並無任何差排缺陷38。需注意的是，鑲嵌於磊晶層40中的差排缺陷38也呈現約略V型，因此與磊晶層40表面的V型輪廓較佳呈現約略平行的狀態。
隨後如第5圖所示，於第三蝕刻製程結束後進行步驟106，例如進行一第四蝕刻製程再次去除部分第二磊晶層36。如同第3圖所進行的第二蝕刻製程，第四蝕刻製程較佳於不進行任何沉積的情況下利用例如鹽酸等蝕刻氣體來去除第三蝕刻製程中未被完全去除的差排缺陷38。
值得注意的是，在本實施例中，步驟103所進行的時間較佳大於步驟105所進行的時間，且步驟104所進行的時間較佳大於步驟106所進行的時間。換句話說，步驟103中第一沉積製程形成第一磊晶層32並搭配第一蝕刻製程去除部分第一磊晶層32所進行的時間較佳大於步驟105中第二沉積製程形成第二磊晶層36並搭配第三蝕刻製程去除部分第二磊晶層36所進行的時間，而步驟104中第二蝕刻製程去除部分第一磊晶層32與差排缺陷34所進行的時間較佳大於步驟106中第四蝕刻製程去除部分第二磊晶層36與差排缺陷38所進行的時間。
之後可依據製程需求進行半導體元件的後續製程，例如可形成接觸洞蝕刻停止層(圖未示)於基底12上並覆蓋閘極結構14、16，形成層間介電層，並於層間介電層中形成接觸插塞電連接磊晶層40。至此即完成本發明較佳實施例之半導體元件的製作。
綜上所述，相較於習知進行沉積製程以形成磊晶層的時候又同時以蝕刻去除部分磊晶層，本發明主要於同時進行沉積與蝕刻這兩道步驟之後再額外進行一次蝕刻製程來確保磊晶層中殘餘的差排缺陷可被完全去除，且沉積與蝕刻並搭配之後的額外一次蝕刻又可被一直重複進行，達到徹底清除差排缺陷的目的。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
Claims (16)
- 一種製作半導體元件的方法，包含下列步驟：(a)提供一基底；(b)形成一閘極結構於該基底上；(c)進行一第一沉積製程以形成一第一磊晶層於該閘極結構旁並同時進行一第一蝕刻製程去除部分該第一磊晶層；以及(d)進行一第二蝕刻製程去除部分該第一磊晶層。
- 如申請專利範圍第1項所述之方法，另包含重複進行步驟(c)與步驟(d)。
- 如申請專利範圍第1項所述之方法，另包含於步驟(c)時形成差排缺陷(dislocation)於該第一磊晶層上。
- 如申請專利範圍第3項所述之方法，另包含進行該第二蝕刻製程以去除該差排缺陷。
- 如申請專利範圍第1項所述之方法，另包含於進行該第一沉積製程時通入含矽氣體。
- 如申請專利範圍第1項所述之方法，另包含於進行該第一蝕刻製程時通入含氯氣體。
- 如申請專利範圍第1項所述之方法，另包含於進行該第二蝕刻製程時通入含氯氣體。
- 如申請專利範圍第1項所述之方法，另包含進行下列步驟：(e)進行一第二沉積製程以形成一第二磊晶層於該閘極結構旁並同時進行一第三蝕刻製程去除部分該第二磊晶層；以及(f)進行一第四蝕刻製程去除部分該第二磊晶層。
- 如申請專利範圍第8項所述之方法，另包含於步驟(e)時形成差排缺陷於該第二磊晶層上。
- 如申請專利範圍第9項所述之方法，另包含進行該第四蝕刻製程以去除該差排缺陷。
- 如申請專利範圍第8項所述之方法，其中進行該步驟(c)之時間大於進行該步驟(e)之時間。
- 如申請專利範圍第8項所述之方法，其中進行該步驟(d)之時間大於進行該步驟(f)之時間。
- 如申請專利範圍第8項所述之方法，其中該第一磊晶層及該第二磊晶層包含磷化矽。
- 一種半導體元件，包含：一基底；一閘極結構設於該基底上；一磊晶層設於該閘極結構旁，該磊晶層之上表面包含一V型輪廓；以及一差排缺陷(dislocation)鑲嵌於該磊晶層內，且該差排缺陷平行該V型輪廓。
- 如申請專利範圍第14項所述之半導體元件，其中該磊晶層之上表面低於該基底之上表面。
- 如申請專利範圍第14項所述之半導體元件，其中該磊晶層包含磷化矽。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104136928A TWI662621B (zh) | 2015-11-10 | 2015-11-10 | 半導體元件及其製作方法 |
| US14/961,902 US9496396B1 (en) | 2015-11-10 | 2015-12-08 | Semiconductor device and method for fabricating the same |
| US15/286,541 US9847393B2 (en) | 2015-11-10 | 2016-10-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW104136928A TWI662621B (zh) | 2015-11-10 | 2015-11-10 | 半導體元件及其製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201717281A TW201717281A (zh) | 2017-05-16 |
| TWI662621B true TWI662621B (zh) | 2019-06-11 |
Family
ID=57235059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104136928A TWI662621B (zh) | 2015-11-10 | 2015-11-10 | 半導體元件及其製作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9496396B1 (zh) |
| TW (1) | TWI662621B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI690984B (zh) * | 2016-08-10 | 2020-04-11 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
Citations (2)
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| US9496396B1 (en) | 2016-11-15 |
| US20170133470A1 (en) | 2017-05-11 |
| TW201717281A (zh) | 2017-05-16 |
| US9847393B2 (en) | 2017-12-19 |
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