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TWI540651B - 電晶體元件及其形成方法 - Google Patents

電晶體元件及其形成方法 Download PDF

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TWI540651B
TWI540651B TW103146209A TW103146209A TWI540651B TW I540651 B TWI540651 B TW I540651B TW 103146209 A TW103146209 A TW 103146209A TW 103146209 A TW103146209 A TW 103146209A TW I540651 B TWI540651 B TW I540651B
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epitaxial
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semiconductor substrate
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蕭茹雄
王琳松
黃智睦
詹晴堯
王駿穎
王仁磐
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台灣積體電路製造股份有限公司
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Description

電晶體元件及其形成方法
本揭示係有關於電晶體元件及其形成方法，且特別是有關於具有夾層式薄膜疊層的電晶體元件及其形成方法。
現今的積體晶片電路包含數百萬或數十億的電晶體元件。經常地，電晶體元件包含用於放大或切換電子訊號及/或提供積體晶片電路功能的場效電晶體。場效電晶體包含被通道區分隔的源極區與汲極區。閘極結構位於源極區與汲極區之間，被配置為控制位於通道區內的電荷載子(例如：電洞或電子)的流動。雖然電晶體可使用各種技術與材料形成，其需要精準與精確的放置各種元件與成分，使電晶體最佳且有效率地運作，特別是當尺寸持續縮小以達到先進的積體要求。這些成分之一為摻雜雜質，其被導入通道區，因為摻雜雜質會直接影響電晶體元件的功能與效能。
在一些實施例中，本揭示係有關於形成電晶體元件的方法，此方法包括選擇性地蝕刻半導體基底以沿著半導體基底的上表面形成凹口。方法更包括形成夾層式薄膜疊層，其包括複數個嵌入層於凹口內，其中這些嵌入層的至少兩層包括 不同的材料，其配置來改善電晶體元件不同方面的效能。方法更包括形成閘極結構於夾層式薄膜疊層上，其中閘極結構被配置來控制包含夾層式薄膜疊層的通道區內的電荷載子的流動，夾層式薄膜疊層橫向地設置於半導體基底內的源極區與汲極區之間。
在其他實施例中，本揭示為有關於形成電晶體元件的方法，此方法包括選擇性地蝕刻半導體基底以沿著半導體基底的上表面形成凹口。方法更包括實施磊晶成長製程以形成夾層式磊晶薄膜疊層於凹口內，其中夾層式磊晶薄膜疊層包括下磊晶層形成於凹口內，中間磊晶層形成於下磊晶層的上表面與內部側壁上，及上磊晶層形成於中間磊晶層的上表面與內部側壁上。方法更包括形成閘極結構於夾層式磊晶薄膜疊層上，及形成源極區與汲極區於閘極結構的相對側上，使得包括夾層式磊晶薄膜疊層的通道區設置於置換金屬閘極結構下，將源極區與汲極區分開。
在另一些實施例中，本揭示為有關於電晶體元件。電晶體元件包括源極區與汲極區設置於半導體基底內。電晶體元件更包括夾層式薄膜疊層橫向地設置於源極區與汲極區之間，其中夾層式薄膜疊層包括下層，中間層設置於下層上，及上層設置於中間層上。電晶體元件更包括閘極結構設置於包括夾層式薄膜疊層的通道區上，其中閘極結構被配置來控制位於源極區與汲極區之間的通道區內的電荷載子的流動。
100‧‧‧電晶體元件
102‧‧‧半導體基底
104、104a、104b‧‧‧井區
106‧‧‧源極區
106a‧‧‧第一源極區
106b‧‧‧第二源極區
108‧‧‧汲極區
108a‧‧‧第一汲極區
108b‧‧‧第二汲極區
110‧‧‧夾層式薄膜疊層
111‧‧‧通道區
111a‧‧‧第一通道區
111b‧‧‧第二通道區
112‧‧‧下層
114‧‧‧中間層
116‧‧‧上層
118‧‧‧閘極結構
120、702、1002、1004‧‧‧閘極介電層
122‧‧‧閘極電極層
124‧‧‧側壁間隙壁
200‧‧‧積體晶片
202‧‧‧第一電晶體元件
204‧‧‧第二電晶體元件
206‧‧‧隔離結構
208a、208b‧‧‧下磊晶層
210a、210b‧‧‧中間磊晶層
212a、212b‧‧‧上磊晶層
300‧‧‧方法
302、304、306、308、310、312、314、316、318、320‧‧‧步驟
400、500、600、700、800、900、1000‧‧‧剖面示意圖
402‧‧‧核心區
404‧‧‧外圍輸入輸出區
406‧‧‧井區佈植製程
502‧‧‧蝕刻劑
504a、504b‧‧‧凹口
602a、602b‧‧‧夾層式磊晶薄膜疊層
604‧‧‧下磊晶層
606‧‧‧中間磊晶層
608‧‧‧上磊晶層
802‧‧‧虛設閘極材料
902‧‧‧源極/汲極佈植
從以下的詳細說明並配合所附圖式可瞭解本揭 示。應注意的是，根據本產業的一般慣例，各種特徵並未必按照比例繪製。事實上，各種特徵的尺寸可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示電晶體元件的一些實施例的剖面示意圖，其具有的通道區包含具有複數個不同層的夾層式薄膜疊層。
第2圖顯示積體晶片的一些實施例的剖面示意圖，其具有的電晶體元件包含具有複數個磊晶層的夾層式磊晶疊層的通道區。
第3圖顯示形成電晶體元件的方法的一些實施例的流程圖，電晶體元件具有的通道區包含具有複數個不同層的夾層式薄膜疊層。
第4-10圖顯示形成電晶體元件的方法的一些實施例之半導體基底的剖面示意圖，電晶體元件具有的通道區包含具有複數個不同層的夾層式薄膜疊層。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將第一特徵形成於第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本 發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
過去幾十年來，半導體產業已經在製造技術(例如：微影技術)上有持續的進步，使電晶體元件的尺寸持續的縮小。縮小電晶體元件的尺寸的同時仍維持功率密度來改善電晶體的效能。然而，近年來，由於縮放比例已到達材料的物理性限制，因此縮放比例已開始造成電晶體元件的一些問題。
舉例來說，當電晶體閘極長度持續減少，電晶體臨界電壓的區域性及整體變異已變得更糟。舉例來說，在製造積體晶片的期間，使用複數個分開的製程操作來形成電晶體元件的結構特徵，這些製程操作可將摻雜雜質導入電晶體通道中，其可造成電晶體元件的臨界電壓的變異，並因此造成效能退化。當增加口袋佈植劑量以改善電晶體元件的短通道控制時，此臨界電壓變異可能變得更糟。
因此，本揭示係有關於形成電晶體元件的方法與相關設備，電晶體元件具有的通道區包括具有複數個不同層的 夾層式薄膜疊層，其係配置來改善元件效能(例如：改善臨界電壓變異、移動率等)。在一些實施例中，方法包括選擇性地蝕刻半導體基底以沿著半導體基底的上表面形成凹口。夾層式薄膜疊層包括複數個嵌入層形成於凹口內，這些嵌入層的至少兩層包括不同的材料，其配置用來改善電晶體元件不同方面的效能。閘極結構形成於夾層式薄膜疊層上，閘極結構係配置來控制包括夾層式薄膜疊層的通道區內的電荷載子的流動，夾層式薄膜疊層橫向地設置於半導體基底內的源極區與汲極區之間。透過形成包括夾層式薄膜疊層的通道區，可改善電晶體元件的效能。
第1圖顯示電晶體元件100的一些實施例的剖面示意圖，電晶體元件100具有的通道區包括具有複數個不同層的夾層式薄膜疊層。
電晶體元件100包括源極區106與汲極區108，源極區106與汲極區108為高度摻雜區，舉例來說，其可具有介於1016cm-3與1019cm-3之間的摻雜濃度範圍。在一些實施例中，源極區106與汲極區108可設置在位於半導體基底102(例如：矽基底)內的井區104中，井區104具有不同於半導體基底102的摻雜類型。舉例來說，半導體基底102可具有本質的第一摻雜類型(例如：p型摻雜)，而井區104可具有不同於第一摻雜類型的第二摻雜類型(例如：n型摻雜)。
夾層式薄膜疊層110包括複數個不同層112-116，沿著半導體基底102的上表面橫向地設置於源極區106與汲極區108之間。夾層式薄膜疊層110包括通道區111，其在源極區106 與汲極區108之間延伸。複數個不同層112-116包括選擇來改善電晶體元件100不同方面的效能的材料。
在一些實施例中，複數個不同層112-116可包括三種不同層：下層112、中間層114、上層116。在此實施例中，不同層的至少兩層可包括不同的材料，其被選擇來改善電晶體元件100不同方面的效能。舉例來說，上層116可包括被配置來改善通道區111內的移動率之第一材料，中間層114可包括被配置來預防摻雜物逆擴散進入通道區111的上層116之第二材料，下層112可包括被配置來提供井區104與通道區111之間的摻雜濃度梯度之第三材料。在一些實施例中，複數個不同層112-116可根據井區104的摻雜類型而改變。舉例來說，根據具有第一摻雜類型的井區104將具有第一組材料，而根據具有第二摻雜類型的井區104將具有第二組材料。
閘極結構118被配置來控制源極區106與汲極區108之間的電荷載子的流動，閘極結構118設置於半導體基底102上並位於垂直地覆蓋夾層式薄膜疊層110的位置。在一些實施例中，閘極結構118可包括閘極介電層120與覆蓋在上面的閘極電極層122，閘極介電層120(例如：二氧化矽層、高介電常數介電層等)設置於夾層式薄膜疊層110上，閘極電極層122(例如：多晶矽層、置換的金屬閘極層等)設置於閘極介電層120上。在一些實施例中，閘極結構118可進一步包括側壁間隙壁124位於閘極介電層120及閘極電極層122側面的位置。
第2圖顯示積體晶片200的一些實施例的剖面示意圖，其包括具有夾層式磊晶薄膜疊層的通道區之電晶體元件。
晶體晶片200具有第一電晶體元件202與第二電晶體元件204，第一電晶體元件202包括具有第一夾層式磊晶薄膜疊層的第一通道區111a設置於第一源極區106a與第一汲極區108a之間。第二電晶體元件204包括具有第二夾層式磊晶薄膜疊層的第二通道區111b設置於第二源極區106b與第二汲極區108b之間。第一與第二電晶體元件202和204為不同的電晶體類型(例如：N型金屬氧化物半導體(NMOS)或P型金屬氧化物半導體(PMOS))，使得第一通道區111a與第二通道區111b具有不同的摻雜類型。舉例來說，在一些實施例中，第一電晶體元件202可包括具有n型摻雜的第一通道區111a的P型金屬氧化物半導體電晶體元件，而第二電晶體元件204可包括具有p型摻雜的第二通道區111b的N型金屬氧化物半導體電晶體元件。在一些實施例中，隔離結構206(例如：淺溝槽隔離(STI))被配置來預防第一電晶體元件202與第二電晶體元件204之間的電流洩漏，隔離結構206可設置於半導體基底102內。
在一些實施例中，第一與第二磊晶薄膜疊層可包括三個磊晶層。舉例來說，第一磊晶薄膜疊層可包含下磊晶層208a設置於半導體基底102內的第一凹口內，中間磊晶層210a設置於下磊晶層208a上，及上磊晶層212a設置於中間磊晶層210a上。相似地，第二磊晶薄膜疊層可包含下磊晶層208b設置於半導體基底102內的第二凹口內，中間磊晶層210b設置於下磊晶層208b上，及上磊晶層212b設置於中間磊晶層210b上。
夾層式磊晶薄膜疊層的材料被配置來改善電晶體元件202與204的效能。舉例來說，在一些實施例中，可選擇中 間磊晶層210包括碳化矽層，其配置來減輕摻雜物從半導體基底102(或半導體基底102內的井區104a、104b)逆擴散至上磊晶層212，造成通道區111具有急遽衰減的摻雜濃度分布(摻雜濃度分布的摻雜分布在對應於中間與上磊晶層210和212的區域內具有陡峭的斜率)，此衰減的摻雜濃度分布造成夾層式磊晶薄膜疊層的上表面為低摻雜濃度(例如：小於1e18cm-3)，其增加電晶體元件202與204的效能(例如：改善元件內的區域性與整體的臨界電壓及驅動電流的變異)。
在其他實施例中，可選擇上磊晶層212使其包括改善電晶體元件202與204之移動率的材料。舉例來說，P型金屬氧化物半導體電晶體元件可配置成具有矽鍺的上磊晶層212之夾層式磊晶薄膜堆疊，因為矽鍺的晶格常數使通道區111產生應變，矽鍺的上磊晶層212改善了P型金屬氧化物半導體的電晶體元件的移動率，，其增強通道區111內的電荷載子移動率。
在一些實施例中，因為第一與第二電晶體元件202與204包括不同的電晶體類型，第一與第二夾層式磊晶薄膜疊層可具有不同的材料(例如：夾層式磊晶薄膜疊層內的一個或多個磊晶層可為不同的材料，取決於電晶體元件是P型金屬氧化物半導體或N型金屬氧化物半導體)。舉例來說，在一些實施例中，其中第一電晶體元件202包括P型金屬氧化物半導體電晶體，下磊晶層208a為矽層，中間磊晶層210a為碳化矽(SiC)層，且上磊晶層212a為輕摻雜的矽鍺(SiGe)層。在一些實施例中，其中第二電晶體元件204包括N型金屬氧化物半導體電晶體，下磊晶層208b為矽層，中間磊晶層210b為碳化矽(SiC)層，且上磊 晶層212b為輕度摻雜的矽層。
第3圖顯示形成電晶體元件的方法300的一些實施例的流程圖，電晶體元件具有的通道區包括具有複數個不同層的夾層式薄膜疊層。
雖然方法300是以一系列的動作或事件說明及描述如下，應當理解的是這些動作或事件的順序並不受限於此。舉例來說，一些動作可以用不同的順序發生，及/或與在此說明及/或描述的動作或事件以外的其他動作或事件在此未同時發生。此外，並非所有說明的動作都需要用來實施在此描述的一個或多個型態或實施例。再者，此處描述的一個或多個動作可施行在一個或多個分開的動作及/或階段。
於步驟302，可形成井區於半導體基底內。在一些實施例中，井區可經由實施井區佈植製程將摻雜物導入半導體基底內而形成。在一些實施例中，於井區佈植製程後，可在半導體基底上實施井區退火製程實施於，以活化由井區佈植製程導入的摻雜物。
於步驟304，選擇性地蝕刻半導體基底以形成凹口在半導體基底的上表面。在一些實施例中，凹口可沿著半導體基底的上表面位於井區內。
於步驟306，夾層式薄膜疊層形成於凹口的側壁與底表面上，夾層式薄膜疊層包括複數個嵌入層。
在一些實施例中，藉由實施複數個磊晶成長製程，夾層式薄膜疊層可包括具有複數個嵌入磊晶層的夾層式磊晶薄膜疊層。舉例來說，在一些實施例中，夾層式磊晶薄膜疊 層可包括三個嵌入磊晶層。在這些實施例中，於步驟308，下磊晶層形成於凹口的內表面(即：底表面與側壁)上。於步驟310，中間磊晶層形成於下磊晶層的內表面(即：上表面與側壁)上。於步驟312，上磊晶層形成於中間磊晶層的內表面(即：上表面與側壁)上。透過形成一個磊晶層於另一個磊晶層的內表面上，三個磊晶層具有不同的尺寸，其允許較小的磊晶層安置於較大的磊晶層內。
於步驟314，選擇性地形成閘極介電層於夾層式薄膜疊層上。
於步驟316，虛設閘極結構形成於閘極介電層上。
於步驟318，源極與汲極區形成於半導體基底內，位於鄰接夾層式薄膜疊層的複數個嵌入層的相對側的位置。在一些實施例中，源極與汲極區可透過佈植製程形成。在其他實施例中，源極與汲極區可包括磊晶的源極與汲極區。在這些實施例中，磊晶的源極與汲極區透過選擇性地蝕刻半導體基底，以形成鄰接複數個嵌入層的源極與汲極的空腔，接著沉積磊晶材料於源極與汲極的空腔內。
於步驟320，實施置換閘極製程，以閘極介電層及覆蓋在上面的置換金屬閘極電極層來取代虛設閘極結構。在各種實施例中，虛設閘極結構可透過溼式蝕刻製程及/或乾式蝕刻製程移除。在各種實施例中，閘極介電層可包括透過沉積技術形成的層間閘極介電層或高介電常數閘極介電層。
第4-10圖顯示形成電晶體元件的方法的一些實施例之半導體基底的剖面示意圖，電晶體元件具有的通道區包括 具有複數個不同層的夾層式薄膜疊層。雖然第4-10圖的描述與方法300相關，應當理解的是第4-10圖揭示的結構不限定於此方法。
第4圖顯示對應步驟302之半導體基底的一些實施例的剖面示意圖400。
如剖面示意圖400所示，井區104形成於半導體基底102內。在一些實施例中，井區104可透過井區佈植製程406(即：臨界電壓佈植製程)形成於半導體基底102上。井區佈植製程406是配置來將摻雜物導入半導體基底102內，以調整臨界電壓使電流能夠在通道區內流通。在一些實施例中，井區佈植製程406可將p型摻雜物(例如：硼)導入半導體基底102內，而在其他實施例中，井區佈植製程406可將n型摻雜物(例如：磷、銻或砷)導入半導體基底102內。在一些實施例中，可實施高溫退火來活化透過井區佈植製程406植入的摻雜物。
應當理解的是在各種實施例中，半導體基底102可包括任何類型的半導體本體(例如：矽、矽鍺、絕緣層上的矽)，也可以是與其相關的任何其他類型的半導體及/或磊晶層。在一些實施例中，半導體102可包含具有第一摻雜類型的(例如：n型摻雜或p型摻雜)本質摻雜半導體基底。在一些實施例中，半導體基底102可具有核心區402與外圍輸入/輸出區404。核心區402為包括電晶體元件的積體晶片的區域，其係配置來實施邏輯功能(例如：執行程序指令)。外圍輸入/輸出區404為包括電晶體元件的積體晶片的區域，其係配置來連接外界。如第4-10圖所顯示，所揭示的夾層式薄膜疊層的形成在積體晶片的核心與 外圍輸入/輸出區是相同的。
第5圖顯示對應步驟304之半導體基底的一些實施例的剖面示意圖500。
如剖面示意圖500所示，半導體基底102暴露於蝕刻劑502，其被配置來形成凹口504a與504b於半導體基底102內。在一些實施例中，凹口504a與504b包括位於沿著井區104的上表面的空腔。在一些實施例中，蝕刻劑502可包括乾蝕刻劑(例如：離子轟擊)及/或溼蝕刻劑(例如：氫氧化四甲基銨(TMAH)、氫氧化鉀(KOH)等)。
第6圖顯示對應步驟306之半導體基底的一些實施例的剖面示意圖600。
如剖面示意圖600所示，實施磊晶成長製程以形成夾層式磊晶薄膜疊層602a與602b於凹口504a與504b內。個別的夾層式磊晶薄膜疊層602a與602b包括複數個嵌入磊晶層604-608。在一些實施例中，夾層式磊晶薄膜疊層602包括下磊晶層604形成於凹口504內，中間磊晶層606形成於下磊晶層604上，及上磊晶層608形成於中間磊晶層606上。在一些實施例中，複數個嵌入磊晶層604-608可具有不同尺寸的U型，其允許下磊晶層604的內表面緊連相鄰的中間磊晶層606的外表面，此尺寸允許中間磊晶層606被嵌入或容納於下磊晶層604內。
根據井區104的摻雜類型來選擇改變複數個嵌入磊晶層604-608的材料。舉例來說，在一些實施例中，其中電晶體元件包括P型金屬氧化物半導體電晶體，下磊晶層604為矽層，中間磊晶層606為碳化矽(SiC)層，且上磊晶層608為未摻雜 的矽鍺層。在其他實施例中，其中電晶體元件包括N型金屬氧化物半導體電晶體，下磊晶層604為矽層，中間磊晶層606為碳化矽(SiC)層，且上磊晶層608為未摻雜的矽層。應當理解的是摻雜物從井區104的逆擴散(例如：在隨後的熱製程期間)將造成未摻雜的矽與矽鍺層分別形成輕摻雜的矽與矽鍺層。
第7圖顯示對應步驟314之半導體基底的一些實施例的剖面示意圖700。
如剖面示意圖700所示，選擇性地形成閘極介電層702於夾層式磊晶薄膜疊層602上。在一些實施例中，閘極介電層702可包括例如透過氣體沉積技術的方式形成的氧化層。
第8圖顯示對應步驟316之半導體基底的一些實施例的剖面示意圖800。
如剖面示意圖800所示，將閘極介電層702圖案化從夾層式磊晶薄膜疊層602上方移除一部份的閘極介電層702。接著虛設閘極材料802形成於閘極介電層702上，虛設閘極材料802可包括使用沉積技術(例如：化學氣相沉積、物理氣相沉積等)沉積於閘極介電層702上的多晶矽層。在一些實施例中，虛設閘極結構可進一步包括側壁間隙壁124形成在鄰接虛設閘極材料802的位置。在一些實施例中，側壁間隙壁124可透過沉積氮化物及選擇性地蝕刻氮化物來形成。
第9圖顯示對應步驟318之半導體基底的一些實施例的剖面示意圖900。
如剖面示意圖900所示，實施源極/汲極佈植902以形成源極區106與汲極區108於半導體基底102內，源極區與汲 極區106和108位於夾層式磊晶薄膜疊層602的相對側上。在其他實施例中，如上所述源極區106與汲極區108可以磊晶的源極與汲極區的方式形成。
第10圖顯示對應步驟320之半導體基底的一些實施例的剖面示意圖1000。
如剖面示意圖1000所示，實施置換閘極製程。在一些實施例中，置換閘極製程可用包括層間閘極介電層或高介電常數閘極介電層的閘極介電層1002取代閘極介電層702。在一些實施例中，核心區402內的電晶體元件可具有與外圍輸入/輸出區404內的電晶體元件的閘極介電層不同的閘極介電層1002。置換閘極製程也移除了虛設閘極材料802並使用沉積技術形成閘極電極層122，其包括位於閘極介電層1002/1004上方的置換金屬閘極電極層。在一些實施例中，置換金屬閘極電極層例如可包含鋁。
因此，本揭示係有關於形成具有包括複數個不同層的夾層式薄膜疊層之電晶體元件的方法與相關設備，電晶體元件。
在一些實施例中，本揭示係有關於形成電晶體元件的方法，此方法包括選擇性地蝕刻半導體基底以沿著半導體基底的上表面形成凹口。方法更包括形成夾層式薄膜疊層，其包括複數個嵌入層於凹口內，其中這些嵌入層的至少兩層包括不同的材料，其配置來改善電晶體元件不同方面的效能。方法更包括形成閘極結構於夾層式薄膜疊層上，其中閘極結構被配置來控制包含夾層式薄膜疊層的通道區內的電荷載子的流 動，夾層式薄膜疊層橫向地設置於半導體基底內的源極區與汲極區之間。
在其他實施例中，本揭示為有關於形成電晶體元件的方法，此方法包括選擇性地蝕刻半導體基底以沿著半導體基底的上表面形成凹口。方法更包括實施磊晶成長製程以形成夾層式磊晶薄膜疊層於凹口內，其中夾層式磊晶薄膜疊層包括下磊晶層形成於凹口內，中間磊晶層形成於下磊晶層的上表面與內部側壁上，及上磊晶層形成於中間磊晶層的上表面與內部側壁上。方法更包括形成閘極結構於夾層式磊晶薄膜疊層上，及形成源極區與汲極區於閘極結構的相對側上，使得包括夾層式磊晶薄膜疊層的通道區設置於置換金屬閘極結構下，將源極區與汲極區分開。
在另一些實施例中，本揭示為有關於電晶體元件。電晶體元件包括源極區與汲極區設置於半導體基底內。電晶體元件更包括夾層式薄膜疊層橫向地設置於源極區與汲極區之間，其中夾層式薄膜疊層包括下層，中間層設置於下層上，及上層設置於中間層上。電晶體元件更包括閘極結構設置於包括夾層式薄膜疊層的通道區上，其中閘極結構被配置來控制位於源極區與汲極區之間的通道區內的電荷載子的流動。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有 通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100‧‧‧電晶體元件
102‧‧‧半導體基底
104‧‧‧井區
106‧‧‧源極區
108‧‧‧汲極區
110‧‧‧夾層式薄膜疊層
111‧‧‧通道區
112‧‧‧下層
114‧‧‧中間層
116‧‧‧上層
118‧‧‧閘極結構
120‧‧‧閘極介電層
122‧‧‧閘極電極層
124‧‧‧側壁間隙壁

Claims (8)

  1. 一種電晶體元件的形成方法，包括：選擇性地蝕刻一半導體基底以沿著該半導體基底的一上表面形成一凹口；形成一夾層式薄膜疊層，該夾層式薄膜疊層包括複數個嵌入層於該凹口內，其中該些嵌入層的至少兩層包括不同的材料配置以改善該電晶體元件不同方面的效能；以及形成一閘極結構於該夾層式薄膜疊層上，其中該閘極結構被配置為控制一通道區內的電荷載子的一流動，該通道區包括該夾層式薄膜疊層，該夾層式薄膜疊層橫向地設置於該半導體基底內的一源極區與一汲極區之間，其中該些嵌入層包括一第一組的材料於一N型金屬氧化物半導體電晶體元件內，且其中該些嵌入層包括不同於該第一組材料的一第二組材料於一P型金屬氧化物半導體電晶體元件內。
  2. 如申請專利範圍第1項所述之方法，其中該些嵌入層包括：一下磊晶層形成於該半導體基底上的該凹口內；一中間磊晶層形成於該下磊晶層的一上表面與內部側壁上；以及一上磊晶層形成於該中間磊晶層的一上表面與內部側壁上。
  3. 如申請專利範圍第2項所述之方法，其中該下磊晶層為一第一矽層，該中間磊晶層為一碳化矽(SiC)層，上磊晶層為一第二矽層或一矽鍺(SiGe)層。
  4. 如申請專利範圍第1項所述之方法，更包括： 在形成該凹口前，形成一井區於該半導體基底內，其中該凹口形成於該井區內。
  5. 如申請專利範圍第1項所述之方法，更包括：形成一虛設閘極結構於該夾層式薄膜疊層上；在形成該源極區與該汲極區於該半導體基底內後，移除該虛設閘極結構；沉積一層間閘極介電層或一高介電常數閘極介電層於該移除的虛設閘極結構的一位置內；以及沉積一金屬閘極電極於該層間閘極介電層或該高介電常數閘極介電層上。
  6. 如申請專利範圍第1項所述之方法，更包括：實施一磊晶成長製程以形成一夾層式磊晶薄膜疊層於該凹口內，其中該夾層式磊晶薄膜疊層包括一下磊晶層形成於該凹口內，一中間磊晶層形成於該下磊晶層的一上表面與內部側壁上，及一上磊晶層形成於該中間磊晶層的一上表面與內部側壁上。
  7. 一種電晶體元件，包括：一源極區與一汲極區設置於一半導體基底內；一夾層式薄膜疊層橫向地設置於該源極區與該汲極區之間，其中該夾層式薄膜疊層包括一下層，一中間層設置於該下層上，及一上層設置於該中間層上；以及一閘極結構設置於一包含該夾層式薄膜疊層的通道區上，其中該閘極結構被配置為控制該通道區內的電荷載子的一流動，該通道區位於該源極區與該級極區之間，其中該夾 層式薄膜疊層包括一第一組的材料於一N型金屬氧化物半導體電晶體元件內，且其中該夾層式薄膜疊層包括不同於該第一組材料的一第二組材料於一P型金屬氧化物半導體電晶體元件內。
  8. 如申請專利範圍第7項所述之電晶體元件，其中該下層為一第一矽層；且其中該中間層為一碳化矽(SiC)層，其中該上層為一第二矽層或一矽鍺(SiGe)層。
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