TW201501209A - 半導體裝置及其製造方法 - Google Patents

Abstract

為了控制層疊多晶矽膜上的晶粒生長，故提出一種製造半導體裝置的方法。該方法包括：將第一多晶矽膜（21）形成在基板（10）上；將層間氧化物層（22）形成在第一多晶矽膜（21）的表面上；將第二多晶矽膜（23）形成在第一多晶矽膜（21）上方，該第二多晶矽膜（23）係與層間氧化物層（22）接觸；以及在形成第二多晶矽膜（23）後，在高於第一及第二多晶矽膜的膜形成溫度之溫度下、於含氮氣體氛圍中執行回火步驟。

Description

半導體裝置及其製造方法

本發明涉及半導體裝置及其製造方法。

目前，在28 nm至22 nm技術節點，一般用於LSI（大型積體電路，large scale integration）產品的邏輯電路MOS（金屬氧化物半導體，metal oxide semiconductor）電晶體已量產作為先進裝置。在100 nm或更小的技術節點，線路寬度變得跟作為閘極電極的多晶矽電極之晶粒尺寸相當。關於微處理技術的副作用（例如：由於晶粒所造成之面粗糙度的微影精準度下降、以及乾蝕刻後所存在的線邊緣粗糙度）已不能再忽略不計。

日本公開專利公報第2006-120734及2001-210593號揭露了一種製造包括多晶矽膜之半導體裝置的方法。日本公開專利公報第2006-120734及2001-210593號揭露了複數設施中形成多晶矽膜的方法。根據揭露在日本公開專利公報第2006-120734號中的製造方法，在形成第一多晶矽膜步驟與形成第二多晶矽膜步驟之間的時期供應含氧氣體。藉由讓氧與第一多晶矽膜接觸，而使多晶矽膜的晶體生長停止。使用O₂ 氣體、NO₂ 氣體、或NO氣體作為含氧氣體。

本案發明人已發現下列問題。已知在形成多晶矽膜後所執行的回火步驟促使晶粒進一步生長。因此，會有在膜形成階段形成具有小晶粒尺寸的多晶矽膜、且由於後續步驟中之回火而使晶粒生長受到抑制之方法的需求，或者有抑制晶粒生長之回火方法的需求。揭露在日本公開專利公報第2006-120734及2001-210593號的製造方法並無法充分抑制晶粒生長。

其他的問題和新特徵將由本申請案的以下敘述及附圖而變得顯而易見。

根據本發明之第一實施態樣，在形成第二多晶矽膜後，於含氮氣體氛圍（atmosphere）中執行回火步驟。

根據本發明之第一實施態樣，多晶矽膜的晶粒生長能受到抑制。

為了方便說明，以下的敘述和圖式將適當簡寫及簡化。在附圖中，相同元件係由相同參考數字表示，並且視需要而省略其重複說明。

第一實施例 圖1係根據第一實施例之半導體裝置的示意圖。半導體裝置的剖面圖顯示在圖1的上方，且半導體裝置的平面圖顯示在圖1的下方。根據第一實施例之半導體裝置包括電晶體100，該電晶體100中的閘極電極係由層疊多晶矽膜形成。以下敘述假設半導體裝置為NMOS或PMOS電晶體100。然而，半導體裝置並不限於MOS電晶體。只要半導體裝置包括複數多晶矽膜，此半導體裝置便可具有任何配置。

電晶體100包括基板10、閘極20、源極/汲極擴散層11、和閘極絕緣膜13。基板10係例如為矽基板。源極/汲極擴散層11係形成在基板10中。源極/汲極擴散層11係藉由例如將雜質（摻質）（例如：B（硼）或P（磷））擴散到基板10內而形成。閘極絕緣膜13係形成在基板10上。閘極20係設置在閘極絕緣膜13上。側壁絕緣膜16係設置在閘極絕緣膜13及閘極20的側面上。換言之，側壁絕緣膜16覆蓋閘極20的側面。雖然圖1未顯示，但隔離氧化物膜係形成在源極/汲極擴散層11外側。

閘極20包括複數多晶矽膜。具體而言，第一多晶矽膜21係設置在閘極絕緣膜13上。層間氧化物層22係設置在第一多晶矽膜21上。第二多晶矽膜23係設置在層間氧化物層22上。亦即，層間氧化物層22係介設在第一多晶矽膜21與第二多晶矽膜23之間。層間氧化物層22的上表面係與第二多晶矽膜23接觸。層間氧化物層22係含氮的矽氧化物膜。雖然圖1顯示了二多晶矽膜（即第一多晶矽膜21和第二多晶矽膜23），但可形成三或更多的多晶矽膜。在此情況下，期望在各個多晶矽膜之間形成層間氧化物層22。換言之，較佳地形成二或更多層間氧化物層22。

接著，將參考圖2及3A至3G敘述半導體裝置之製造方法。圖2係顯示半導體裝置之製造方法的流程圖。圖3A至3G係顯示半導體裝置之製造程序的製程剖面圖。

首先參考圖3A，藉由如STI（淺渠溝隔離，shallow trench isolation）之技術而將各個隔離氧化物膜14形成在基板10中，並隨後將閘極絕緣膜13形成在基板10的各個主動區中（步驟S1）。閘極絕緣膜13為例如矽氧化物膜。在步驟S1中，可藉由電漿氮化製程將氮導入閘極絕緣膜13內。

接著，將層疊多晶矽膜沉積在閘極絕緣膜13及隔離氧化物膜（隔離區域）14上（步驟S2）。於是，首先沉積第一多晶矽膜21，以便覆蓋閘極絕緣膜13及隔離氧化物膜14。之後，使第一多晶矽膜21的表面氧化。其結果為，薄的層間氧化物層22係如圖3B所示般形成在第一多晶矽膜21的表面上。不特別限制形成第一多晶矽膜21及層間氧化物層22的方法。例如，可使用揭露在日本公開專利公報第2006-120734號的方法、或揭露在日本公開專利公報第2001-210593號的方法。具體而言，第一多晶矽膜21可藉由低壓CVD（化學氣相沉積）形成。藉由將第一多晶矽膜21的表面曝露到含氧氣體，便可在第一多晶矽膜21的表面上形成層間氧化物層22。

在第一多晶矽膜21的表面上形成層間氧化物層22之後，將第二多晶矽膜23沉積在層間氧化物層22上。這允許第二多晶矽膜23如圖3C所示般覆蓋層間氧化物層22。第二多晶矽膜23係如第一多晶矽膜21之相同方式而藉由低壓CVD形成。層疊多晶矽膜24係形成在閘極絕緣膜13上。假設層疊多晶矽膜24的厚度為100 nm，則第一多晶矽膜21的厚度及第二多晶矽膜23的厚度較佳地各為50 nm。注意到膜的厚度分佈可隨閘極處理條件及類似者而加以調整。第二多晶矽膜23係藉由類似第一多晶矽膜21的方法而形成。雖然層間氧化物層22係於日本公開專利公報第2006-120734號所揭露之技術的次單分子層（submonolayer）的厚度範圍內，但層間氧化物層22能在數個層的厚度範圍內。

接著，在含氮的氛圍中執行回火（步驟S3）。因此如圖3D所示，將含氮氣體的分子30從第二多晶矽膜23的表面導入第二多晶矽膜23內。在此情況下，於氮氧化物氣體氛圍（如NO氣體或N₂ O氣體）中、約1000℃的高溫下執行回火。這允許氮氧化物氣體擴散 到第二多晶矽膜23（其形成在上層）的晶粒邊界內、且堆積在層間氧化物層22上。應注意到可使用氮氣來代替氮氧化物氣體。選擇性地，可使用氮氧化物氣體及氮氣的混合氣體。另一選擇為，可使用氮氧化物氣體或氮氣與另一氣體的混合氣體。

在步驟S3中，緊接在形成第二多晶矽膜23之後執行回火。因此在層疊多晶矽膜24的晶粒生長前，可將氮導入層疊多晶矽膜24之中。在步驟S3中，可在比步驟S2中之第一多晶矽膜21及第二多晶矽膜23的膜形成溫度更高的溫度下執行回火。此外，在步驟S3中，可在比步驟S2中之層間氧化物層22的膜形成溫度更高的溫度下實施回火。例如，步驟S3中的回火溫度係較佳地為900℃或更高，且更佳地為1000℃或更高。這允許NO通過第二多晶矽膜23而導入層間氧化物層22內。此外，回火期間的壓力係較佳地為正常壓力。回火期間的壓力可為一大氣壓力或更高（即760托耳（1.0×10⁵ Pa）或更高）。

接著，將摻質導入層疊多晶矽膜24中，以降低層疊多晶矽膜24的電阻（步驟S4）。例如，如圖3E所示，藉由使用離子植入技術或其類似者，自第二多晶矽膜23上方植入摻質31（例如：P或B）。此時，若摻質31滲透閘極絕緣膜13，則閘極絕緣膜13便受到損壞，因而導致其可靠度變差。為防止閘極絕緣膜13的可靠度變差，故將離子植入的植入能量設定在低位準，並將摻質分佈在層疊多晶矽膜24表面附近的淺部。在先進邏輯裝置中，可各別利用一光阻遮罩進行離子植入N型摻質（如磷或砷）及P型摻質（如硼或銦）來製作COMS。

在導入摻質31之後，執行使摻質活化的活性化回火（步驟S5）。在此情況下，於適當溫度（約700°C至1000℃）下將基板10進行回火，以使導入第二多晶矽膜23內的摻質31活化。此時，發生晶粒再生長（甚至發生在具有小晶粒尺寸的層疊多晶矽膜中）。在步驟S5的活性化回火中，較佳地在低於步驟S3中之回火溫度的溫度下執行回火。步驟S3中之回火溫度係較佳地為在第二多晶矽膜23形成後的回火溫度之中的最高溫度。然而，即使當步驟S5中的回火溫度高於步驟S3中的回火溫度，晶粒生長仍可藉由被導入層間氧化物層22內之氮的作用而受到控制。

接著，形成光阻以使閘極20圖案化（步驟S6）。藉由典型光微影製程而將光阻塗佈、曝露至光線、及顯影。其結果如圖3F所示，光阻32的圖案係形成在第二多晶矽膜23上。在此情況下，將光阻32圖案化，使得光阻32的圖案保留在閘極所形成的各區域中。如日本公開專利公報第2001-210593號所述，多晶矽表面的粗糙度反映了晶粒尺寸。因此，若晶粒再生長發生，則表面粗糙度變大，此導致微影精準度降低。

在形成光阻32之後，進行處理多晶矽電極（步驟S7）。在此情況下，用光阻32作為遮罩來蝕刻第二多晶矽膜23、層間氧化物層22、第一多晶矽膜21、閘極絕緣膜13、及類似者。例如，可使用乾蝕刻技術。在蝕刻之後，將形成在第二多晶矽膜23上之光阻32移除，從而獲得圖3G中所示的配置。在沒有光阻32因而露出的部份中，第二多晶矽膜23、層間氧化物層22、及第一多晶矽膜21被蝕去，其結果為形成閘極20。閘極20係層疊多晶矽電極。

微影精準度的降低導致閘極長度的差異。而另一個問題為隨著晶粒尺寸增大，閘極側面上的不規則性（線邊緣粗糙度）亦增大。如此通道長度的巨觀及微觀差異導致MOS電晶體之臨界電壓的差異，這對LSI裝置的效能及生產率具有明顯副作用。在步驟S7之後，實施擴展植入、間隔物形成、以及深源極/汲極植入。以此方式，完成電晶體100，其包括由層疊多晶矽膜所形成之閘極20。

圖4係顯示當層疊多晶矽膜在回火氛圍改變成NO、N₂ 、及O₂ 的情況下進行回火之晶粒尺寸比較的圖表。在圖4中，縱軸代表矽比例，其係由橢圓儀測量法加以測量並作為晶粒尺寸的指標。矽比例與晶粒尺寸之間具有正相關性。回火係於1050℃及60秒的條件下執行。

圖5係顯示由TEG（測試元件群，test element group）所獲得之矽比例與晶粒尺寸間之相關性的圖表。圖6係圖5的放大圖。在圖5及6中，橫軸代表多晶矽的晶粒尺寸，以及縱軸代表矽比例。如圖5及6所示，矽比例與晶粒尺寸之間具有正相關性。因此，各回火步驟中之多晶矽的晶粒尺寸可基於圖5所示之圖表而獲得。

如圖4所示，在NO氣體氛圍中執行回火時，其晶粒尺寸小於在N₂ 氣體氛圍中執行回火時的晶粒尺寸，並且小於在O₂ 氣體氛圍中執行回火時的晶粒尺寸。在N₂ 氣體氛圍中執行回火時，其晶粒尺寸小於在O₂ 氣體氛圍中執行回火時的晶粒尺寸。舉例而言，在NO氣體氛圍中執行回火時，多晶矽的晶粒尺寸為53 nm。在N₂ 氣體氛圍中執行回火時，多晶矽的晶粒尺寸為55 nm。在O₂ 氣體氛圍中執行回火時，多晶矽的晶粒尺寸為61 nm。以此方式，與在氧氣氛圍中進行回火相較之下，在含氮氣體中進行回火能降低晶粒尺寸。

圖7及8顯示在一樣本上實施SIMS（二次離子質譜儀）分析的結果，該樣本係於NO氣體氛圍中進行回火，以便查明為何得到上述晶粒尺寸的原因。圖7係緊接在層疊多晶矽膜形成後之氧及氮在膜中的分佈曲線圖。圖8顯示在NO氛圍中回火後之氧及氮在膜中的分佈曲線圖。

由圖7可見，在進行回火之前，觀察到氧尖峰分別在多晶矽層之間的中間層、以及閘極絕緣膜13中。而氮僅存在閘極絕緣膜中。此氮係於閘極絕緣膜13形成期間由於電漿氮化作用而導入。如圖8所示，在NO氛圍中執行回火時，觀察到另一明顯的氮尖峰在多晶矽層之間的中間層中。具體而言，氮係由於在含氮之氣體氛圍中進行回火而導入第一多晶矽膜21與第二多晶矽膜23之間的層間氧化物層22內。在此情況下，閘極絕緣膜13中的氮尖峰高度變化很小。在NO氣體擴散至多晶矽層內並累積的結果下，這表示能得到包含在中間層內的氮。

層間氧化物層22中的氧濃度較佳地為2×10²¹ 原子/cm³ 或更多，且更佳地為2至3×10²¹ 原子/cm³ 或更多。層間氧化物層22中的氮濃度較佳地為3×10²⁰ 原子/cm³ 或更多。在層間氧化物層22中，氮濃度較佳地等於或大於氧濃度的1/10。在層間氧化物層22中，氮濃度可設定為低於氧濃度。

圖9顯示取決於回火氛圍之氮分佈曲線的差異。橫軸代表時間（對應到深度），以及縱軸代表對應於密度的數量。圖9顯示在NO氛圍中進行回火之樣本的氮分佈曲線、在N₂ 氛圍中進行回火之樣本的氮分佈曲線、在O₂ 氛圍中進行回火之樣本的氮分佈曲線、以及未進行回火之樣本的氮分佈曲線。回火步驟係於1050℃及60秒的條件下執行。在O₂ 氣體氛圍中所進行之回火步驟中，氮並未被導入多晶矽膜內。另一方面，當在含氮（如N₂ 氣體或NO氣體）氣體氛圍中執行回火製程時，便觀察到氮尖峰在第一多晶矽膜21與第二多晶矽膜23間的中間層。

包含在第一多晶矽膜21與第二多晶矽膜23間的中間層內之氮被認為導致第一多晶矽膜21與層間氧化物層22之間晶粒生長的差異。多晶矽的晶粒生長係由於回火期間矽原子在晶粒邊界遷移而使一部分晶粒生長及一部分晶粒消失的現象。據推測氮具有防止矽原子遷移的作用。

如第一實施例所示，在形成層疊多晶矽膜的最上層多晶矽膜後，於含氮氣體氛圍中執行回火。步驟S3中的回火溫度係設定為高於多晶矽膜的膜形成溫度。這能將氮導入層間氧化物層22內，並抑制晶粒生長。此外，在步驟3中，回火係在約大氣壓力的壓力下執行、或在等於或高於大氣壓力的壓力下執行。約大氣壓力之壓力的例子包括從600托耳到大氣壓力的適當減壓條件。回火期間的壓力下限並不限於600托耳。這能將氮導入層間氧化物層22內，並能抑制晶粒生長。此外，利用層疊多晶矽膜（包括第一多晶矽膜21、層間氧化物層22、及第二多晶矽膜23）來形成各電極抑制了製造差異。此導致生產率的改善。使用層疊多晶矽膜作為MOS的閘極20能改善電晶體100的效能。

在使用NO氣體或N₂ O氣體進行回火的情況下，即使當表面氧化物膜形成在第二多晶矽膜23的表面上，氧化氮仍會穿過表面氧化膜而到達層間氧化物層22。即使當第二多晶矽膜23的表面上形成表面氧化物膜後執行回火，這仍抑制了晶粒生長。此外，在步驟S3中，於不含氧的氣體氛圍中進行回火也抑制了晶粒生長。

第二多晶矽膜23形成後之回火步驟（其中溫度首次設定為高於膜形成溫度）稱為步驟S3中的回火步驟。具體而言，在形成第二多晶矽膜23後，當基板溫度首次變得高於第二多晶矽膜23的膜形成溫度時，使用含氮氣體氛圍。例如，在用於使植入閘極20中的雜質擴散之回火步驟前所執行的回火步驟係於含氮氣體氛圍中執行。這允許在晶粒生長的同時，將氮導入層疊多晶矽膜內。於是，層間氧化物層22便抑制晶粒生長的氮。

在形成第二多晶矽膜23（其為最上層）後，在保有最高溫度的步驟中供應含氮氣體。具體而言，在形成第二多晶矽膜23後，在其中保有最高溫度的回火步驟中使用含氮氣體氛圍。在從形成讓摻質擴散的第二多晶矽膜23直到形成源極和汲極期間，保有最高溫度之該步驟相當於步驟S3中的回火步驟。因此，步驟S5中的回火溫度低於步驟S3中的回火溫度。這允許在晶粒生長的同時，將氮導入層疊多晶矽膜內。因此，層間氧化物層22包含抑制晶粒生長的氮。此外，在形成第二多晶矽膜23後，首次回火步驟及最高溫度下的回火步驟係較佳地在含氮氣體氛圍中執行。含氮氣體氛圍中之回火步驟係於其形成在閘極20上的中間層絕緣膜形成之前執行。

層間氧化物層22包含與氧原子數量約相同數量的氮原子。例如，層間氧化物層22包含氧原子數量的1/10（或更多）之氮原子。此抑制了晶粒生長。

第二實施例 將參考圖10來描述根據第二實施例之半導體裝置。圖10的上方顯示電晶體100之剖面圖，以及圖10的下方顯示電晶體100之平面圖。根據第二實施例之半導體裝置係浮置閘極型非揮發性記憶體。該半導體裝置的基本配置類似於第一實施例的基本配置，故省略其敘述。

在第二實施例中，電晶體100係浮置閘極型電晶體，且包括控制閘極202及浮置閘極201。浮置閘極201係設置在閘極絕緣膜13上。此外，控制閘極202係藉由電極間絕緣膜17而設置在浮置閘極201上方。換言之，浮置閘極201及控制閘極202係層疊而成。電極間絕緣膜17係介設在浮置閘極201與控制閘極202之間。

在此情況下，浮置閘極201及控制閘極202之各別電極係由層疊多晶矽膜所形成。因此，浮置閘極201及控制閘極202各包括第一多晶矽膜21、層間氧化物層22、及第二多晶矽膜23。製造層疊多晶矽膜（其包括第一多晶矽膜21、層間氧化物層22、及第二多晶矽膜23）之方法類似於第一實施例之方法。具體而言，緊接在形成浮置閘極201的第二多晶矽膜23之後，於含氮氣體氛圍中執行回火步驟。此外，緊接在形成控制閘極202的第二多晶矽膜23之後，於含氮氣體氛圍中執行回火步驟。

此配置以如同第一實施例中的相同方式來抑制晶粒生長。因此，能改善電晶體100效能，並能實現高效能記憶體。在以上敘述中，控制閘極202及浮置閘極201之各別電極係由層疊多晶矽膜（其包括第一多晶矽膜21、層間氧化物層22、及第二多晶矽膜23）所形成。然而，控制閘極202及浮置閘極201之中僅一者可由層疊多晶矽膜所形成。

第三實施例 將參考圖11來描述根據第三實施例之半導體裝置。圖11的上方顯示半導體裝置之剖面圖，以及圖11的下方顯示半導體裝置之平面圖。根據第三實施例之半導體裝置係分裂閘極型非揮發性記憶體。該半導體裝置的基本配置類似於第一實施例的基本配置，故省略其敘述。

在第三實施例中，電晶體100係分裂閘極型電晶體，且包括控制閘極203及記憶閘極204。絕緣膜18係介設在控制閘極203與記憶閘極204之間。控制閘極203係由層疊多晶矽膜所形成。如以上所述，電晶體100的控制閘極203係由層疊多晶矽膜（其包括第一多晶矽膜21、層間氧化物層22、及第二多晶矽膜23）所形成。如同第一實施例，此配置抑制了晶粒生長。因此，能改善電晶體100的效能。

根據這些實施例之層疊多晶矽膜不限於電晶體100的閘極20，並且亦可用於其他電極。

本領域中具有通常技術者可依其需要來組合第一及第二實施例。

雖然已就數個實施例來敘述本發明，惟本領域中具有通常技術者將瞭解到本發明可用隨附申請專利範圍之精神及範圍內的各種修改來加以實施、以及本發明不限於上述之範例。

此外，申請專利範圍並不被上述實施例所限制。

再者，應注意本案申請人意圖包含所有請求元件的均等者（即使在稍後申請過程中有所修正）。

10‧‧‧基板
11‧‧‧源極/汲極擴散層
13‧‧‧閘極絕緣膜
14‧‧‧隔離氧化物膜
16‧‧‧側壁絕緣膜
17‧‧‧電極間絕緣膜
18‧‧‧絕緣膜
20‧‧‧閘極
21‧‧‧第一多晶矽膜
22‧‧‧層間氧化物層
23‧‧‧第二多晶矽膜
24‧‧‧層疊多晶矽膜
30‧‧‧分子
31‧‧‧摻質
32‧‧‧光阻
100‧‧‧電晶體
201‧‧‧浮置閘極
202‧‧‧控制閘極
203‧‧‧控制閘極
204‧‧‧記憶閘極
S1、S2、S3、S4、S5、S6、S7‧‧‧步驟

以上及其他實施態樣、優點、及特徵將由於以下一些實施例敘述配合附圖而更加顯而易見，其中：

圖1係顯示根據本發明之實施例之半導體裝置的配置之示意圖；

圖2係顯示根據本發明之實施例之製造方法的流程圖；

圖3A係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖3B係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖3C係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖3D係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖3E係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖3F係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖3G係顯示根據本發明之實施例之製造方法的製程剖面圖；

圖4係顯示在回火氛圍中之多晶矽膜之晶粒尺寸差異的圖表；

圖5係顯示晶粒尺寸與矽比例之間相關性的圖表；

圖6係圖5的放大圖；

圖7係顯示緊接在沉積後所獲得之多晶矽膜之SIMS分佈曲線的圖表；

圖8係顯示在回火步驟後所獲得之多晶矽膜之SIMS分佈曲線的圖表；

圖9係顯示取決於回火氛圍之氮分佈曲線差異的圖表；

圖10係顯示浮置閘極型記憶體之電晶體配置的示意圖；以及

圖11係顯示分裂閘極捕捉型記憶體之電晶體配置的示意圖。

10‧‧‧基板

11‧‧‧源極/汲極擴散層

13‧‧‧閘極絕緣膜

16‧‧‧側壁絕緣膜

20‧‧‧閘極

21‧‧‧第一多晶矽膜

22‧‧‧層間氧化物層

23‧‧‧第二多晶矽膜

100‧‧‧電晶體

Claims (20)

1. 一種製造半導體裝置的方法，包含： 將第一多晶矽膜形成在基板上； 將氧化物層形成在該第一多晶矽膜的表面上； 將第二多晶矽膜形成在該第一多晶矽膜上方，該第二多晶矽膜係與該氧化物層接觸；以及 在形成該第二多晶矽膜之後，在高於該等第一及第二多晶矽膜的膜形成溫度之溫度下、於含氮氣體氛圍中執行回火。
2. 如申請專利範圍第1項之製造半導體裝置的方法，其中於該含氮氣體氛圍中之回火步驟係在等於或高於大氣壓力之壓力下執行。
3. 如申請專利範圍第1項之製造半導體裝置的方法，其中於該含氮氣體氛圍中之回火步驟係在形成該第二多晶矽膜後之第一回火步驟中執行。
4. 如申請專利範圍第1項之製造半導體裝置的方法，其中於該含氮氣體氛圍中之回火步驟係在形成該第二多晶矽膜後之最高溫度下所執行的步驟。
5. 如申請專利範圍第1項之製造半導體裝置的方法，其中 在該含氮氣體氛圍中之回火步驟後，將雜質導入該第二多晶矽膜內，且 對其中導入該雜質之該第二多晶矽膜進行回火。
6. 如申請專利範圍第5項之製造半導體裝置的方法，其中 導入該雜質之該第二多晶矽膜的回火步驟係在低於該含氮氣體氛圍中之回火步驟所執行之溫度的溫度下執行。
7. 如申請專利範圍第1項之製造半導體裝置的方法，其中該含氮氣體包括N₂ 氣體、NO氣體、及N₂ O氣體其中一者。
8. 如申請專利範圍第1項之製造半導體裝置的方法，其中 該第一多晶矽膜係形成在閘極絕緣膜上，且 包括該第一多晶矽膜及該第二多晶矽膜之層疊多晶矽膜作為一電晶體的閘極。
9. 如申請專利範圍第8項之製造半導體裝置的方法，其中 該半導體裝置係浮置閘極型電晶體，且 該浮置閘極型電晶體的控制閘極及浮置閘極其中至少一者包含該層疊多晶矽膜。
10. 如申請專利範圍第8項之製造半導體裝置的方法，其中 該半導體裝置係分裂閘極型電晶體，且 該分裂閘極型電晶體的控制閘極包含該層疊多晶矽膜。
11. 一種製造半導體裝置的方法，包含： 將第一多晶矽膜形成在基板上； 將氧化物層形成在該第一多晶矽膜的表面上； 將第二多晶矽膜形成在該第一多晶矽膜上方，該第二多晶矽膜係與該氧化物層接觸；以及 在形成該第二多晶矽膜之後，在等於或高於大氣壓力的壓力下、於含氮氣體氛圍中對該等第一及第二多晶矽膜進行回火。
12. 如申請專利範圍第11項之製造半導體裝置的方法，其中於該含氮氣體氛圍中之回火步驟係在形成該第二多晶矽膜後之第一回火步驟中執行。
13. 如申請專利範圍第11項之製造半導體裝置的方法，其中於該含氮氣體氛圍中之回火步驟係在高於該第二多晶矽膜的膜形成溫度之溫度下執行。
14. 如申請專利範圍第11項之製造半導體裝置的方法，其中 在該含氮氣體氛圍中之回火步驟後，將雜質導入該第二多晶矽膜內，且 對其中導入該雜質之該第二多晶矽膜進行回火。
15. 如申請專利範圍第14項之製造半導體裝置的方法，其中導入該雜質之該第二多晶矽膜的回火步驟係在低於該含氮氣體氛圍中之回火步驟所執行之溫度的溫度下執行。
16. 如申請專利範圍第11項之製造半導體裝置的方法，其中該含氮氣體包括N₂ 氣體、NO氣體、及N₂ O氣體其中一者。
17. 如申請專利範圍第11項之製造半導體裝置的方法，其中 該第一多晶矽膜係形成在閘極絕緣膜上，且 包括該第一多晶矽膜及該第二多晶矽膜之層疊多晶矽膜作為一電晶體的閘極。
18. 如申請專利範圍第17項之製造半導體裝置的方法，其中 該半導體裝置係浮置閘極型電晶體，且 該浮置閘極型電晶體的控制閘極及浮置閘極其中至少一者包含該層疊多晶矽膜。
19. 如申請專利範圍第17項之製造半導體裝置的方法，其中 該半導體裝置係分裂閘極型電晶體，且 該分裂閘極型電晶體的控制閘極包含該層疊多晶矽膜。
20. 一種半導體裝置，包含： 一基板； 一第一多晶矽膜，形成在該基板上，且包括其表面含氮的氧化物層；以及 一第二多晶矽膜，形成在該第一多晶矽膜上方，並且與該氧化物層接觸。