TWI439051B - 準位轉換正反器及其操作方法 - Google Patents

Description

準位轉換正反器及其操作方法

本申請案主張於2007年5月25日向韓國智慧財產局提出申請之韓國專利申請案第10－2007－0051079號之優先權，該專利申請案之內容全部併入本案參考。

示例性實施例是關於電子電路，例如，是關於準位轉換正反器及/或其操作方法。

準位轉換正反器是一種與具有不同供應電壓的電路界面之電路。準位轉換正反器可放置在邏輯電路(如邏輯控制器或在體積電路(IC)中的記憶體)和輸入/輸出電路(其輸入或輸出在邏輯電路中使用的信號)之間。準位轉換正反器可用於：快閃記憶體之讀/寫電路、薄膜電晶體(TFT)液晶顯示器(LCD)驅動器IC之資料路徑、低溫多晶矽(LTPS)TFT LCD驅動器IC之資料路徑、動態調壓(dynamic voltage scaling)方法、及叢集調壓(clustered voltage scaling)方法之中。動態調壓方法和叢集調壓方法用於實現具更小功耗之系統。

圖1是繪示了習知準位轉換正反器100之電路圖。習知準位轉換正反器100是一種可有條件地放電(conditionally dischargeable)之準位轉換正反器。參見圖1，習知準位轉換正反器100響應於時鐘信號CK將具有輸入供應電壓VDDL(例如1.5V)之輸入資料信號D轉換為具有大於輸入供應電壓VDDL的輸出供應電壓VDDH(例如 2.3V)之輸入資料信號Q。習知準位轉換正反器100產生輸出資料信號Q之反相信號QB。

習知準位轉換正反器100使用弱P通道金氧半導體(PMOS)(weak P－channel metal－oxide－semiconductor)電晶體P1以上拉節點NX的電壓。PMOS電晶體P1具有較小的電流驅動能力(smaller current－driving capability)並且可將節點NX預充為輸出供應電壓VDDH。

以下解釋準位轉換正反器100之上拉操作。若輸入資料信號D從低準位(如接地電壓VSS)轉換至高準位(如輸入供應電壓VDDL)，在已打開的PMOS電晶體P1和已打開的N通道金氧半導體(NMOS)電晶體N1、N3、N5、N7之間會產生衝突。若此衝突產生，輸出資料信號Q會產生到高準位(例如輸出供應電壓VDDH)之轉換。

由於此衝突，短路電流流經PMOS電晶體P1和NMOS電晶體N1、N3、N5、N7。可將此PMOS電晶體P1製成更小尺寸，以減少短路電流大小。然而，若PMOS電晶體P1之通道長度和通道寬度減小，則會減小節點NX的預充速度，而不能在更高速度下操作準位轉換正反器100。

在習知準位轉換正反器100的上拉操作期間，節點NX會在輸出供應電壓VDDH和接地電壓VSS之間完全轉換。因此，習知準位轉換正反器100會消耗更多的電功率(electric power)並且會具有更小的輸出資料信號Q之上拉速度。

輸出資料信號Q的上拉速度，取決於輸出供應電壓 VDDH的準位和PMOS電晶體P1及P2的尺寸(如通道之長度和寬度)。輸出資料信號Q的下拉速度，取決於輸入供應電壓VDDL的準位和NMOS電晶體N2、N4、N6的尺寸(如通道之長度和寬度)。因此，根據輸入供應電壓VDDL的變化可極大地改變時鐘－輸出時間(clock－to－output time)(如在輸入時鐘信號CK後到產生輸出資料信號Q之延遲時間)。輸出資料信號Q上升至高準位(如輸出供應電壓VDDH)之時鐘－輸出時間，和輸出資料資料信號Q下降至低準位(如接地電壓VSS)之時鐘－輸出時間，會根據輸出供應電壓VDDH的變化而改變，並且可極大地改變輸出資料信號Q的能率比(duty rate)。因此，由於輸出供應電壓VDDH的改變，習知準位轉換正反器100的傳輸延遲時間可能不恒定的。

圖2是繪示了另一習知準位轉換正反器200之電路圖。習知準位轉換正反器200是具有平行連接於準位轉換器的正反器之電路。此習知準位轉換正反器200可用於TFT LCD驅動器IC和LTPS TFT LCD驅動器IC中。習知準位轉換正反器200具有更大的電路面積。

參照圖2，習知準位轉換正反器200響應於時鐘信號CK，將具有輸入供應電壓VDDL之輸入資料信號D，轉換為具有大於輸入供應電壓VDDL的輸出供應電壓VDDH之輸出資料信號。

若準位轉換正反器200實施上拉操作或下拉操作，在已打開的PMOS電晶體201及203和已打開的NMOS電 晶體206間可產生衝突。由於此衝突，短路電流IS1流經PMOS電晶體201、203和NMOS電晶體205，或者短路電流IS2可流經PMOS電晶體202、204和NMOS電晶體206。習知準位轉換正反器200可消耗更多的電功率並且會具有更小的輸出資料信號Q之上拉速度及下拉速度。

輸出資料信號的上拉速度取決於輸出供應電壓VDDH的準位和PMOS電晶體201、202、203、204的尺寸(如通道長度及寬度)。輸出資料信號的下拉速度取決於輸入供應電壓VDDL的準位和NMOS電晶體205和206的尺寸(如通道長度及寬度)。根據輸出供應電壓VDDH的變化可顯著地改變時鐘－輸出時間。輸出資料信號上升至高準位(如輸出供應電壓VDDH)之時鐘－輸出時間，和輸出資料資料信號降至低準位(如接地電壓VSS)之時鐘－輸出時間，會根據輸出供應電壓VDDH的變化而改變，並且可極大地改變輸出資料信號的能率比。因此，由於輸出供應電壓VDDH的改變，習知準位轉換正反器200的傳輸延遲時間是不恒定的。

示例性實施例提供了一種對輸出供應電壓在更寬範圍內變化不敏感之準位轉換正反器和/或其操作方法。

準位轉換正反器可包括資料輸入電路、時鐘電路、電流鏡電路、和/或鎖存電路。資料輸入電路設置為可響應於具有接地電壓和小於輸出供應電壓的輸入供應電壓中之一者而產生上拉電流。時鐘電路設置為可響應於具有輸入供 應電壓和接地電壓之時鐘信號，提供上拉電流至內節點。電流鏡電路設置為可響應於已提供至內節點之上拉電流，上拉輸出節點至輸出供應電壓。鎖存電路設置為可鎖存在輸出節點上產生的輸出資料信號。

根據示例性實施例，資料輸入電路設置為可響應於輸入資料信號產生下拉電流，並且/或者時鐘電路設置為可響應於時鐘信號，提供下拉電流至輸出節點。

根據示例性實施例，準位轉換正反器可包括開關電晶體。此開關電晶體設置為可響應於輸出資料信號之反相信號而阻隔上拉電流。開關電晶體的源極可連接於接地電壓。

根據示例性實施例，可在時鐘信號之後激活輸入資料信號。

根據示例性實施例，資料輸入電路可連接於時鐘電路並且/或者處於開關電晶體和接地電壓之間。

根據示例性實施例，資料輸入電路可包括第一輸入電晶體、第一反相器、和/或第二輸入電晶體。第一輸入電晶體可包括閘極其設置為可接收輸入資料信號，及源極連接於開關電晶體的汲極。第一反相器設置為可將輸入資料信號反相。第二輸入電晶體可包括：閘極，其設置為可接收第一反相器的輸出信號；及源極，其設置為可連接於接地電壓。

根據示例性實施例，時鐘電路可包括：緩衝器、第二反相器、第一時鐘電晶體、第二時鐘電晶體、和/或第三時鐘電晶體。緩衝器設置為可緩衝時鐘信號。第二反相器設 置為可藉由將緩衝器的輸出信號反相產生已延遲的反相時鐘信號。第一時鐘電晶體設置為可響應於時鐘信號，提供上拉電流至內節點。第一時鐘電晶體的源極可連接於第一輸入電晶體的汲極。第二時鐘電晶體設置為可響應於時鐘信號，提供下拉電流至輸出節點。第二時鐘電晶體的源極可連接於第二輸入電晶體的汲極。第三時鐘電晶體設置為可響應於已延遲的反相時鐘信號，提供下拉電流至第二時鐘電晶體的源極。

根據示例性實施例，第三時鐘電晶體設置為可響應於已延遲的反相時鐘信號阻隔下拉電流，並且/或者時鐘信號和輸出資料的反相信號之有效時期(active period)可比時鐘信號和已延遲的反相時鐘信號之有效時期更短。

根據示例性實施例，電流鏡電路可包括電壓源電晶體和/或第一上拉電晶體。電壓源電晶體可包括、連接於輸出供應電壓之源極、及連接於內節點之閘極與汲極。第一上拉電晶體可包括連接於輸出供應電壓之源極、連接於電壓源電晶體的閘極之閘極、及連接於輸出節點之汲極。

根據示例性實施例，電壓源電晶體的通道寬度和長度中之至少一者，可與第一上拉電晶體的通道寬度和長度中之至少一者具有相同尺寸。

根據示例性實施例，可調整電壓源電晶體的通道寬度和長度中之至少一者、第一上拉電晶體的通道寬度和長度中之至少一者、第一輸入電晶體的通道寬度和長度中之至少一者、及第二輸入電晶體的通道寬度和長度中之至少一 者，以改變輸出節點上拉到輸出供應電壓之速度，和輸出節點下拉到接地電壓之速度中之至少一者。

根據示例性實施例，鎖存電路可包括：第三反相器、第二上拉電晶體、和/或下拉電晶體。第三反相器設置為可將輸出資料信號反相，以輸出輸出資料信號的反相信號。第二上拉電晶體設置為可響應於輸出資料信號的反相信號，上拉輸出節點至輸出供應電壓。下拉電晶體設置為可響應於輸出資料信號的反相信號，下拉輸出節點至接地電壓。

根據示例性實施例，第二輸入電晶體的通道寬度和長度中之至少一者，可小於第二上拉電晶體的通道寬度和長度中之至少一者。

根據示例性實施例，準位轉換正反器可包括上拉電路和/或鎖存電路。上拉電路設置為可響應於輸入資料信號和具有輸入供應電壓和接地電壓之時鐘信號，驅動輸出節點至大於輸入供應電壓之輸出供應電壓。鎖存電路設置為可鎖存在輸出節點上產生的輸出資料信號。上拉電路可包括電流鏡電路，其設置為可響應於自輸入資料信號產生之上拉電流，上拉輸出節點至輸出供應電壓。

根據示例性實施例，準位轉換正反器可包括下拉電路，其設置為可響應於輸入資料信號和時鐘信號，來驅動輸出節點至接地電壓。

根據示例性實施例，上拉電路更可包括開關電晶體，其設置為可響應於輸出資料信號的反相信號，阻隔流經上 拉電路之上拉電流。下拉電路可設置為在時鐘信號和時鐘信號的已延遲的反相信號之有效時期內，下拉輸出節點至接地電壓。時鐘信號和輸出資料信號的反相信號之有效時期，可比時鐘信號和時鐘信號的已延遲的反相信號之有效時期較短。

根據示例性實施例，在時鐘信號之後可激活輸入資料信號。

根據示例性實施例，鎖存電路可包括上拉電晶體和/或下拉電晶體。上拉電晶體設置為可響應於輸出資料信號之反相信號，上拉輸出節點至輸出供應電壓。下拉電晶體設置為可響應於輸出資料信號的反相信號，下拉輸出節點至接地電壓。

根據示例性實施例，可調整電流鏡電路的電流鏡比，以改變上拉輸出節點至輸出供應電壓的速度，和下拉輸出節點至接地電壓之速度中之至少一者。

根據示例性實施例，一種準位轉換方法，其可包括：響應於輸入資料信號產生上拉電流，此輸入資料信號具有接地電壓和小於輸出供應電壓的輸入供應電壓中之一者；響應於具有輸入供應電壓和接地電壓之時鐘信號，提供上拉電流至內節點；響應於已提供至內節點之上拉電流實施電流鏡操作，以上拉輸出節點至輸出供應電壓；並且/或者鎖存在輸出節點產生之輸出資料信號。

根據示例性實施例，上述方法包括響應於輸入資料信號產生下拉電流，並且/或者響應於時鐘信號提供此下拉電 流至輸出節點，以下拉此輸出節點至接地電壓。

根據示例性實施例，此方法包括調整電流鏡操作之電流鏡比，藉此以調整上拉輸出節點至輸出供應電壓的速度，和下拉輸出節點至接地電壓的速度中之至少一者。

根據示例性實施例，鎖存輸出資料信號可包括響應於輸出資料信號之反相信號，下拉輸出節點至接地電壓。

根據示例性實施例，鎖存輸出資料信號可包括響應於輸出資料信號之反相信號上拉輸出節點至輸出供應電壓。於響應反相信號上拉輸出節點至輸出供應電壓所產生之電流，小於藉由電流鏡操作上拉輸出節點至輸出供應電壓所產生之電流。

根據示例性實施例，在時鐘信號之後可激活輸入資料信號。

根據示例性實施例，上述方法包括響應於輸出資料信號之反相信號阻隔上拉電流。

根據示例性實施例，上述方法包括響應於時鐘信號之已延時的反相信號阻隔下拉電流。時鐘信號和輸出資料信號的反相信號之有效時期，可比時鐘信號和時鐘信號的已延時的反相信號之有效時期更短。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，詳細說明如下。

現將參照附圖於下文更詳細地介紹示例性實施例。然 而，實施例可為不同的形式並且不應解釋為是對本文所闡釋的示例性實施例之限制。再者，提供該等實施例藉此使得本公開內容變得透徹和完整，並且可更充分地將本發明之範圍傳達給本領域熟知此項技藝者。在附圖中，會誇張化圖層及區域之厚度以清楚顯示。

應該理解，當一部件被稱為“位於”、“連接於”或“連接於”另一部件上時，它可以直接位於、連接於或者連接於其他部件上或者可以存在中間部件。相反，當一部件被稱為“直接位於”、“直接連接於”或“直接連接於”另一部件時，不存在中間部件。如本文所使用的，術語“和/或”包括任何及所有列出的相關項之一個或多個合併。

要理解，儘管使用術語“第一”、“第二”、“第三”等來描述各種元件、部件、區域、圖層、和/或部分，但這些元件、部件、區域、圖層、和/或部分不應受到這些術語的限制。這些術語僅用於區別一元件、部件、區域、圖層、和/或部分與另一元件、部件、區域、圖層、和/或部分，並不表示元件的所需順序。例如，在不脫離本發明的範圍的情況下，第一元件、部件、區域、圖層、和/或部分可以稱為第二元件、部件、區域、圖層、和/或部分。

空間相對術語，例如“穿透”、“下面”、“下”、“低於”、“上”、“上方”或者類似術語，用於描述圖中所示的一部件或特徵與另一部件或特徵的關係。應該理解，除了圖中所示的方位外，空間相對術語意圖包括裝置 在使用或者操作時的不同方位。

本申請所使用的術語僅是為了描述特定實施例，並不意圖作為本發明的限制。如本申請所使用的，單數形式“一”或者“一個”意圖還包括複數形式，除非上下文以其他方式明確表明。更要理解術語“包括”和/或“包含”在本案中使用時表示存在所提到的特徵、步驟、操作、元件和/或部件，但不排除存在或增加一個或多個其他特徵、整體、步驟、操作、元件、和/或部件。

除非其他方面所定義，本申請所使用的所有術語(包括技術及科學術語)的意思與本發明所屬領域熟知此項技藝者所一般理解的相同。更要理解，諸如在常用字典中所定義的術語可解釋為具有與相關技術及本說明書的背景一致的意思，並且不應以理想化或過份正式的方式進行解釋，除非本案中明確地這樣定義。

現在參照附圖更全面地描述本發明，附圖中顯示了本發明的示範性實施例。在附圖中，相似的標號表示相似的元件。

圖3繪示了根據示例性實施例的準位轉換正反器300之電路圖。參照圖3，準位轉換正反器300可響應於時鐘信號CK將具有輸入供應電壓VDDL(例如1.5V)之輸入資料信號D，轉換為具有輸出供應電壓VDDH(例如2V至6.5V)之輸出資料信號Q，此輸出供應電壓VDDH大於輸入供應電壓VDDL。時鐘信號CK可在接地電壓VSS和輸入供應電壓VDDL之間交替變換。

輸入資料信號D具有正建立時間(positive set－up time)或負建立時間(negative set－up time)。正建立時間顯示了輸入資料信號D激活於時鐘信號CK之前。負建立時間顯示了輸入資料信號D激活於時鐘信號CK之後。若輸入資料信號D具有負建立時間，那麼準位轉換正反器300可有效防止時鐘偏斜(clock skew)。

準位轉換正反器300可包括：電流鏡電路310、時鐘電路320、資料輸入電路330、開關電晶體340、和/或鎖存電路350。

準位轉換正反器300，可響應於具有供應電壓VDDL或接地電壓VSS之輸入資料信號D，產生上拉電流或下拉電流。

若準位轉換正反器300實施輸出資料信號Q之上拉操作，那麼上拉電流可流經電流鏡電路310之電壓源電晶體311和第一上拉電晶體312、時鐘電路320之第一時鐘電晶體323、資料輸入電路330之第一輸入電晶體331、和/或開關電晶體340。若準位轉換正反器300實施輸出資料信號Q之下拉操作，那麼下拉電流可流經時鐘電路320之第二時鐘電晶體324和第三時鐘電晶體325，和/或資料輸入電路330之第二輸入電晶體333。

資料輸入電路330包括：第一輸入電晶體331、第一反相器332、及第二輸入電晶體333。第一輸入電晶體331和第二輸入電晶體333是N通道金氧化半導體(NMOS)電晶體。第一輸入電晶體331和第二輸入電晶體333是具 有較低耐受電壓(lower withstand voltage)的低壓電晶體。

第一輸入電晶體331包括：接收輸入資料信號D之閘極、連接於開關電晶體340的汲極之源極、和/或連接於時鐘電路320的第一時鐘電晶體323的源極之汲極。接收輸入供應電壓VDDL作為供電電壓之第一反相器332，將輸入資料信號D反相。第二輸入電晶體333可包括：接收第一反相器332的輸入信號之閘極、連接於接地電壓VSS之源極、和/或連接於時鐘電路320的第三時鐘電晶體的源極之汲極。

時鐘電路320響應於具有輸入供應電壓VDDL或接地電壓VSS之時鐘信號CK，可提供上拉電流至內節點NI或者提供下拉電流至輸出節點NO。

時鐘電路320包括：緩衝器321、第二反相器322、第一時鐘電晶體323、第二時鐘電晶體324、和/或第三時鐘電晶體325。第一至第三時鐘電晶體323、324、和325為NMOS電晶體。第一時鐘電晶體323為具有較高耐受電壓的高壓電晶體，而第二電晶體324和第三電晶體325為低壓電晶體。

接收輸入供應電壓VDDL作為供電電壓的緩衝器321可緩衝時鐘信號CK。接收輸入供應電壓VDDL作為供電電壓的第二反相器322，藉由將緩衝器321的輸出信號反相，產生已延遲的反相時鐘信號CKDB。第一時鐘電晶體323響應於激活至高準位(如輸入供應電壓VDDL)之時鐘信號CK，可提供上拉電流至內節點NI。第一時鐘電晶體 323的汲極連接於內節點NI。第二時鐘電晶體324，響應於激活至高準位(如輸入供應電壓VDDL)之時鐘信號CK，可提供下拉電流至輸出節點NO。第二時鐘電晶體324的汲極連接於輸出節點NO。第三時鐘電晶體325響應於激活至高準位(如輸入供應電壓VDDL)之已延遲的反相時鐘信號CKDB，可提供下拉電流至第二時鐘電晶體324的源極。第三時鐘電晶體325的汲極連接於第二時鐘電晶體324的源極。第三時鐘電晶體325，響應於復原至低準位(如接地電壓VSS)之已延遲的反相時鐘信號CKDB可阻隔下拉電流。

第二時鐘電晶體324和第三時鐘電晶體325，可在時鐘信號CK和已延遲的反相時鐘信號CKDB被激活至高準位(如輸入供應電壓VDDL)期間打開，並且/或者實施下拉操作。若輸出供應電壓VDDH為更高之準位，有效時期(即時鐘信號CK和時鐘信號CK的已延遲的反相信號CKDB為高準位的時間間隔)可設置為更長。反之，若輸出供應電壓VDDH為更低之準位，時鐘信號CK和時鐘信號CK的已延遲的反相信號CKDB之有效時期可設置為更短。

電流鏡電路310可響應於提供至內節點NI之上拉電流，實施電流鏡操作和上拉(如驅動)輸出節點NO輸出供應電壓VDDH。電流鏡電路310可包括電壓源電晶體311和/或第一上拉電晶體312。電壓源電晶體311和第一上拉電晶體312為P通道金屬氧化半導體(PMOS)電晶體。電壓源電晶體311和第一上拉電晶體312為高壓電晶體。

電壓源電晶體311具有二極管結構，並且包括連接於輸出供應電壓VDDH之源極。電壓源電晶體311之閘極和汲極連接於內節點NI。第一上拉電晶體312包括：連接於輸出供應電壓VDDH之源極、連接於電壓源電晶體311的閘極之閘極、和/或連接於輸出節點NO之汲極。電壓源極電晶體311之尺寸(如通道長度和/或寬度)與第一上拉電晶體312之尺寸(如通道長度和/或寬度)相同。

鎖存電路350，鎖存自輸出節點NO產生之輸出資料信號Q，並且/或者產生輸出資料信號Q之反相信號QB。鎖存電路350可包括第二上拉電晶體351、第三反相器352、和/或具有更小尺寸(如更小的通道長度和/或寬度)之下拉電晶體353。第二上拉電晶體351為PMOS電晶體並且下拉電晶體353為NMOS電晶體。第二上拉電晶體351和下拉電晶體353為高壓電晶體。

第三反相器352，接收輸出供應電壓VDDH作為供電電壓，藉由將輸出資料信號Q反相產生輸出資料信號Q之反相信號QB。第二上拉電晶體351響應於第三反相器352之輸出信號QB，可上拉輸出節點NO至輸出供應電壓VDDH。第二上拉電晶體351的汲極連接於輸出節點NO，並且/或者第二上拉電晶體351的源極連接於輸出供應電壓VDDH。

下拉電晶體353響應於第三反相器352之輸出信號QB，下拉輸出節點NO至接地電壓VSS。下拉電晶體353的源極連接於接地電壓VSS，並且/或者下拉電晶體353的 汲極連接於輸出節點NO。例如，下拉電晶體353藉由使用輸入至內節點NI之外部雜訊，可防止輸出節點NO變為高準位(如輸出供應電壓VDDH)。若時鐘信號CK產生從高準位(如輸入供應電壓VDDL)到低準位(如接地電壓VSS)之轉換，下拉電晶體353可移除在輸出節點NO中藉由耦合電容所產生之耦合雜訊，並且/或者控制輸出節點NO的電壓以使其更準確地保持在接地電壓VSS上。

開關電晶體340為NMOS電晶體，並且開關電晶體340的源極連接於接地電壓VSS。開關電晶體340可響應於輸出資料信號Q的反相信號QB復原至低準位(如接地電壓VSS)而阻隔上拉電流。

在時鐘信號CK和輸出資料信號Q的反相信號QB激活期間，開關電晶體340和第一時鐘電晶體323可打開以實施上拉操作。在輸出節點NO上拉至輸出供應電壓VDDH和超出第三反相器352的延遲時間之後，開關電晶體340可阻隔上拉電流。因此，時鐘信號CK和輸出資料信號Q的反相信號QB之有效時期(如兩個信號同為高準位之時期)可短於時鐘信號CK和時鐘信號CK的已延遲的反相信號CKDB之有效時期。由於上拉電流在時鐘信號CK和時鐘信號CK的反相信號QB之相對較短的有效時期內流動，故開關電晶體340可減少準位轉換正反器300所消耗之電流量。

在正反器中的輸入資料信號D具有正建立時間。因此，為了減少準位轉換正反器300的寄生電容，資料輸入 電路330可連接於時鐘電路320並且/或者在開關電晶體340與接地電壓VSS之間。

準位轉換正反器300包括上拉電路和下拉電路。上拉電路響應於時鐘信號CK和輸入資料信號D，可驅動輸出節點NO至輸出供應電壓VDDH。上拉電路包括：電流鏡電路310、時鐘電路320之第一時鐘電晶體323、資料輸入電路330之第一輸入電晶體331、和/或開關電晶體340。電流鏡電路310響應於自輸入資料信號D產生之上拉電流，可上拉輸出節點NO至輸出供應電壓VDDH。下拉電路響應於時鐘信號CK和輸入資料信號D，可驅動輸出節點NO至接地電壓VSS。下拉電路包括時鐘電路320之第二時鐘電晶體324與第三時鐘電晶體325和/或資料輸入電路330之第二輸入電晶體333。

以下解釋準位轉換正反器300之上拉操作。在時鐘信號CK和輸出資料信號Q的反相信號QB之有效時期內，若輸入資料信號D產生從低準位(如接地電壓VSS)至高準位(如輸入供應電壓VDDL)之轉換，則可提供流經上拉電路之上拉電流至輸出節點NO，並且/或者可上拉輸出節點NO至輸出供應電壓VDDH。若實施上拉操作，輸出節點NO實質上被電流鏡電路310的第一上拉電晶體312所驅動。若超過第三反相器352之延遲時間，鎖存電路350之第二上拉電晶體351亦可驅動輸出節點NO。第二上拉電晶體351驅動輸出節點NO所產生之電流可更小。

若實施使用電流鏡電路310之上拉操作，将不會發生 於習知技術中在電晶體間經常發生之問題並且/或者短路電流不會流動。因此，增大了上拉操作之速度並可減少準位轉換正反器300所消耗的電流量。

若了實施上拉操作，內節點的電壓可變為輸出供應電壓VDDH一Vgs(閘極－源極電壓)，並且/或者若已完成此上拉操作，內節點NI的電壓可變為輸出供應電壓VDDH。Vgs顯示了在電流鏡電路310中的電壓源電晶體311的源極之閘電壓(gate voltage)。相較於在圖1中所繪示的習知準位轉換正反器100的節點NX的變動範圍，內節點NI之電壓改變Vgs可為更小。因此，增加了上拉操作的速度並且/或者減少了準位轉換正反器300所消耗之電流量。

可如下解釋準位轉換正反器300之下拉操作，在時鐘信號CK和時鐘信號CK的已延遲的反相信號CKDB之有效時期內，若輸入資料信號D產生從高準位(如輸入供應電壓VDDL)至低準位(如供電電壓VSS)之轉換，可提供流經下拉電路之下拉電流至輸出節點NO，並且可下拉輸出節點NO至接地電壓VSS。若實施了下拉操作，資料輸入電路330的第二輸入電晶體333和鎖存電路350的第二上拉電晶體351之間可發生衝突。然而，由於第二輸入電晶體333是比第二上拉電晶體351具有更小尺寸(如更小的通道長度和/或寬度)之PMOS電晶體，故可減少衝突所導致之短路電流。

如上述所介紹，操作速度和/或在上拉操作和下拉操作中所消耗之電流大小，取決於NMOS電晶體323、324、 325、331、333、和/或340之尺寸(如通道長度和/或寬度)及輸入供應電壓VDDL之準位(而不是輸出供應電壓VDDH之準位)。因此，準位轉換正反器300對輸出供應電壓VDDH在更寬範圍內之改變更加不敏感，並且可根據輸出供應電壓VDDH之改變保持一段傳輸延遲時間。因而，若輸入供應電壓VDDL和輸出供應電壓VDDH相差更大，並且所使用的輸出供應電壓VDDH的範圍更廣，那麼可使用根據示例性實施例之準位轉換正反器300。

可根據電流鏡電路310的電流鏡比變化，或者資料輸入電路330的第一輸入電晶體331和第二輸入電晶體333之尺寸(如通道之長度和寬度)變化，調整輸出資料信號Q的上拉操作和下拉操作之速度。因為進行上拉操作的MOS電晶體之數量可大於進行下拉操作的MOS電晶體之數量，並且/或者上拉路徑之寄生電容(例如內節點NI之寄生電容)大於下拉路徑之寄生電容，所以上拉操作之速度可小於下拉操作之速度。例如，電流鏡電路310的第一上拉電晶體312之尺寸(如通道之長度和寬度)可為電流鏡電路310的電壓源極電晶體311之尺寸(如通道之長度和寬度)的兩倍大。因此，若資料輸入電路330的第一輸入電晶體331的尺寸(如通道之長度和寬度)和第二輸入電晶體333的尺寸(如通道之長度和寬度)減少約50%，那麼上拉操作的速度和下拉操作的速度可變為相同。

圖4是比較了實施例之傳輸延遲時間與習知正反器之傳輸延遲時間和輸出供應電壓變化的示例性曲線圖。

在圖4中，“CAI”顯示了在圖1中所示的習知準位轉換正反器100之傳輸延遲時間，“CA2”顯示了在圖2中所示的習知準位轉換正反器200之傳輸延遲時間，而“PI”顯示了根據在圖3中所示的示例性實施例的準位轉換正反器300之傳輸延遲時間。傳輸延遲時間為輸出資料信號上升至高準位(如輸出供應電壓VDDH)之時鐘－輸出時間，和輸出資料信號下降至低準位(如接地電壓VSS)之時鐘－輸出時間的平均值，假設輸入供應電壓VDDL為1.5V。

參照圖4，在的輸出功率供應約為2V到6.5V之間部分，傳輸延遲時間PI至少會比傳輸延遲時間CA1和CA2小25%。對PI來說輸出供應電壓的改變之傳輸延遲時間的變化為182psec，相較於CA1之輸出供應電壓的改變之傳輸延遲時間的變化386psec。

圖5是比較了示例性實施例所消耗的電流量與習知正反器所消耗的電流量和輸出供應電壓變化的示例性曲線圖。在圖5中，“CA1”顯示了藉由在圖1中所示的習知準位轉換正反器100所消耗的電流量，“CA2”顯示了在藉由在圖2中所示的習知準位轉換正反器200所消耗的電流量，而“PI”顯示了在藉由根據在圖3中所示的示例性實施例之習知準位轉換正反器300所消耗的電流量。參照圖5，於示例性實施例中在相對較高的輸出供應電壓VDDH中，所消耗的電流PI的量小於在習知技術中所消耗的電流量CA1和CA2。

圖6是比較了示例性實施例之延遲功率乘積(PDP)和 習知正反器之PDP與輸出供應電壓變化之表格。

在圖6中，“習知技術1”顯示了在圖1中所示的習知準位轉換正反器100，“示例性實施例”顯示了在圖3中所示的準位轉換正反器300，在準位轉換正反器電路的周圍溫度為25℃時所作之模擬可獲得此表格。

參照圖6，若輸出供應電壓VDDH是2V，那麼相較於習知技術1之PDP而言，示例性實施例之PDP會下降24%。若輸出供應電壓VDDH是4V，那麼相較於習知技術1之PDP而言，示例性實施例之PDP會下降22%。若輸出供應電壓VDDH是6V，那麼相較於習知技術1之PDP而言，示例性實施例之PDP會下降42%。

在圖4、5、6中所示的值是示例性實施例和習知技術之準位轉換正反器的示例性模擬值，其在0.13μm製程中藉由使用低壓電晶體和中壓電晶體而設計。低壓電晶體的耐受電壓是1.5V，低壓電晶體的最小通道長度是0.13μm，並且低壓電晶體的臨介電壓是0.59V。中壓電晶體的耐受電壓是6V。中壓電晶體的最小通道長度是0.7μm，並且中壓電晶體的臨介電壓是0.7V。

由於上拉操作和下拉操作之速度取決於輸入供應電壓，而不是輸出供應電壓，所以根據示例性實施例之準位轉換正反器300，可對輸出供應電壓VDDH在更寬範圍內的改變更加不敏感，並且可根據輸出供應電壓VDDH之改變保持一傳輸延遲時間。由於在使用電流鏡電路之上位操作中沒有發生衝突並且/或者可在下拉操作中可減小此衝 突，故根據示例性實施例之準位轉換正反器可減小消耗電流並且/或者可更快速地操作。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧習知準位轉換正反器

200‧‧‧另一習知準位轉換正反器

201‧‧‧PMOS電晶體

202‧‧‧PMOS電晶體

203‧‧‧PMOS電晶體

204‧‧‧PMOS電晶體

205‧‧‧NMOS電晶體

206‧‧‧NMOS電晶體

300‧‧‧準位轉換正反器

310‧‧‧電流鏡電路

311‧‧‧電壓源極電晶體

312‧‧‧第一上拉電晶體

320‧‧‧時鐘電路

321‧‧‧緩衝器

322‧‧‧第二反相器

323‧‧‧第一時鐘電晶體

324‧‧‧第二時鐘電晶體

325‧‧‧第三時鐘電晶體

330‧‧‧資料輸入電路

331‧‧‧第一輸入電晶體

332‧‧‧第一反相器

333‧‧‧第二輸入電晶體

340‧‧‧開關電晶體

350‧‧‧鎖存電路

351‧‧‧第二上拉電晶體

352‧‧‧第三反相器

353‧‧‧下拉電晶體

CK‧‧‧時鐘信號

CKDB‧‧‧時鐘信號的已延遲的反相信號

D‧‧‧輸入資料信號

IS1‧‧‧短路電流

IS2‧‧‧短路電流

N1‧‧‧NMOS電晶體

N2‧‧‧NMOS電晶體

N3‧‧‧NMOS電晶體

N4‧‧‧NMOS電晶體

N5‧‧‧NMOS電晶體

N6‧‧‧NMOS電晶體

N7‧‧‧NMOS電晶體

NI‧‧‧內節點

NO‧‧‧輸出節點

P1‧‧‧PMOS電晶體

P2‧‧‧PMOS電晶體

Q‧‧‧輸出資料信號

QB‧‧‧輸出資料信號之反相信號

VDDH‧‧‧輸出供應電壓

VDDL‧‧‧輸入供應電壓

VSS‧‧‧接地電壓

圖1是繪示習知準位轉換正反器之電路圖。

圖2是繪示另一習知準位轉換正反器之電路圖。

圖3是繪示根據示例性實施例的準位轉換正反器之電路圖。

圖4是比較示例性實施例的傳輸延遲時間與習知正反器的傳輸延遲時間和輸出供應電壓的變化之示例性曲線圖。

圖5是比較在示例性實施例中所消耗的電流量與習知正反器所消耗的電流量和根據輸出供應電壓變化之示例性曲線圖。

圖6是比較示例性實施例之延遲功率乘積(PDP)和習知正反器之PDP與輸出供應電壓變化之表格。

300‧‧‧準位轉換正反器

310‧‧‧電流鏡電路

311‧‧‧電壓源極電晶體

312‧‧‧第一上拉電晶體

320‧‧‧時鐘電路

321‧‧‧緩衝器

322‧‧‧第二反相器

323‧‧‧第一時鐘電晶體

324‧‧‧第二時鐘電晶體

325‧‧‧第三時鐘電晶體

330‧‧‧資料輸入電路

331‧‧‧第一輸入電晶體

332‧‧‧第一反相器

333‧‧‧第二輸入電晶體

340‧‧‧開關電晶體

350‧‧‧鎖存電路

351‧‧‧第二上拉電晶體

352‧‧‧第三反相器

353‧‧‧下拉電晶體

CK‧‧‧時鐘信號

CKDB‧‧‧時鐘信號的已延遲的反相信號

D‧‧‧輸入資料信號

NI‧‧‧內節點

NO‧‧‧輸出節點

Q‧‧‧輸出資料信號

QB‧‧‧輸出資料信號之反相信號

VDDH‧‧‧輸出供應電壓

VDDL‧‧‧輸入供應電壓

VSS‧‧‧接地電壓

Claims (9)

1. 一種準位轉換正反器，包括：資料輸入電路，設置為可響應輸入資料信號產生上拉電流，所述輸入資料信號具有接地電壓，和小於輸出供應電壓的輸入供應電壓中之一者；時鐘電路，設置為可響應具有所述輸入供應電壓和所述接地電壓之時鐘信號，提供所述上拉電流至內節點；電流鏡電路，設置為可響應已提供至所述內節點之所述上拉電流，上拉輸出節點至所述輸出供應電壓；鎖存電路，設置為可鎖存在所述輸出節點上產生之輸出資料信號；以及開關電晶體，設置為可響應所述輸出資料信號之反相信號，阻隔所述上拉電流，所述開關電晶體之源極連接於所述接地電壓，其中，所述資料輸入電路，設置為可響應所述輸入資料信號產生下拉電流，所述時鐘電路，設置為可響應所述時鐘信號，提供所述下拉電流至所述輸出節點，其中，所述資料輸入電路包括：第一輸入電晶體，包括閘極，所述閘極設置為可接收所述資料信號，和源極連接於所述開關電晶體的汲極；第一反相器，設置為可將所述輸入資料信號反相；以及第二輸入電晶體，包括閘極，設置為可接收所述第一 反相器的輸出信號，和源極連接於所述接地電壓，其中所述時鐘電路包括：緩衝器，設置為可緩衝所述時鐘信號；第二反相器，設置為可藉由將所述緩衝器之輸出信號反相，產生已延遲的反相時鐘信號；第一時鐘電晶體，設置為可響應所述時鐘信號，提供所述上拉電流至所述內節點，所述第一時鐘電晶體的源極連接於所述第一輸入電晶體的汲極；第二時鐘電晶體，設置為可響應所述時鐘信號，提供所述下拉電流至所述輸出節點，所述第二時鐘電晶體的源極連接於所述第二輸入電晶體的汲極；以及第三時鐘電晶體，設置為可響應所述已延遲的反相時鐘信號，提供所述下拉電流至所述第二時鐘電晶體的源極。
2. 如申請專利範圍第1項所述之準位轉換正反器，其中在所述時鐘信號後激活所述輸入資料信號。
3. 如申請專利範圍第2項所述之準位轉換正反器，其中所述資料輸入電路，連接於所述時鐘電路並且在所述開關電晶體和所述接地電壓之間。
4. 如申請專利範圍第1項所述之準位轉換正反器，其中所述第三時鐘電晶體，設置為可響應所述已延遲的反相時鐘信號，阻隔所述下拉電流，以及所述時鐘信號和所述輸出資料信號的所述反相信號之有效時期，比所述時鐘信號和所述已延遲的反相時鐘信號 之有效時期短。
5. 如申請專利範圍第4項所述之準位轉換正反器，其中所述電流鏡電路包括：電壓源電晶體，包括：連接於所述輸出供應電壓之源極、及連接於所述內節點之汲極與閘極；以及第一上拉電晶體，包括：連接於所述輸出供應電壓之源極、連接於所述電壓源電晶體的閘極之閘極、及連接於所述輸出節點之汲極。
6. 如申請專利範圍第5項所述之準位轉換正反器，其中所述電壓源電晶體的通道寬度和長度中之至少一者，與所述第一上拉電晶體的通道寬度和長度中之至少一者具有相同尺寸。
7. 如申請專利範圍第5項所述之準位轉換正反器，其中可調整所述電壓源電晶體的通道寬度和長度中之至少一者、所述第一上拉電晶體的通道寬度和長度中之至少一者、所述第一輸入電晶體的通道寬度和長度中之至少一者、及所述第二輸入電晶體的通道寬度和長度中之至少一者，以改變在所述輸出節點上拉至所述輸出供應電壓之速度，和所述輸出節點下拉至所述接地電壓之速度中之至少一者。
8. 如申請專利範圍第5項所述之準位轉換正反器，其中所述鎖存電路包括：第三反相器，設置為可將所述輸出資料信號反相為所述輸出資料信號之反相信號； 第二上拉電晶體，設置為可響應所述輸出資料信號之所述反相信號，上拉所述輸出節點至所述輸出供應電壓；以及下拉電晶體，設置為可響應所述輸出資料信號之所述反相信號，下拉所述輸出節點至所述接地電壓。
9. 如申請專利範圍第8項所述之準位轉換正反器，其中所述第二輸入電晶體的通道寬度和長度之至少一者，小於所述第二上拉電晶體的通道寬度和長度之至少一者。