TWI433277B - 記憶體結構及其製造方法 - Google Patents

Description

記憶體結構及其製造方法

本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種具有自對準分離閘極結構的記憶體結構及其製造方法。

在各種非揮發性記憶體產品中，具有可進行多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點的快閃記憶體，已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

典型的快閃記憶體以摻雜的多晶矽(polysilicon)製作堆疊閘極(stack gate)結構，除了製程複雜外並不利於低電壓讀取及低功率高速寫入，且可能因過度抹除現象太過嚴重，而導致資料之誤判的問題。若在控制閘極與浮置閘極側壁、基底上方另設選擇閘極(select gate)，而形成分離閘極(split-gate)結構，則可達成低電壓讀取及低功率高速寫入，並因其NOR-型架構(NOR-type architecture)而適用於嵌入式非揮發性記憶體(embedded non-volatile memory，embedded NVM)。

此外，在習知技術中，亦有採用電荷陷入層(charge trapping layer)取代多晶矽浮置閘極，此電荷陷入層之材質例如是氮化矽。這種氮化矽電荷陷入層上下通常各有一層氧化矽，而形成氧化矽/氮化矽/氧化矽(oxide-nitride-oxide，簡稱ONO)複合層。

本發明的目的就是在提供一種記憶體結構的製造方法，其結合電荷陷入層記憶體與分離閘極結構的優點。

本發明的另一目的就是在提供一種記憶體結構，其具有較小的記憶胞尺寸。

本發明的一實施例提出一種記憶體結構的製造方法，包括下列步驟。首先，於基底上形成至少一堆疊結構，且堆疊結構由基底起包括電荷儲存結構、第一導體層及犧牲層。在第一導體層及犧牲層定義了特定形狀之後，接著，於堆疊結構所暴露的基底上與第一導體層側壁上形成介電層。然後，於介電層上及堆疊結構側壁上形成第二導體層，且第二導體層具有位於堆疊結構側壁的突出部。接下來，移除犧牲層。之後，於突出部側壁上形成第一間隙壁，且第一間隙壁部分覆蓋第一導體層與第二導體層。繼之，以第一間隙壁作為罩幕，移除部份第一導體層與部分第二導體層，而分別形成控制閘極與選擇閘極。隨後，移除部份電荷儲存結構，留下位於控制閘極下方的電荷儲存結構。再者，於由控制閘極與選擇閘極所形成的結構兩側的基底中分別形成摻雜區。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，第二導體層的形成方法包括下列步驟。首先，於基底上共形地形成覆蓋堆疊結構的第二導體材料層。接著，於第二導體材料層上形成罩幕層，罩幕層暴露出位於堆疊結構上的第二導體材料層。然後，以罩幕層作為罩幕，移除部份第二導體材料層，而暴露出犧牲層。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，罩幕層的形成方法包括下列步驟。首先，於第二導體材料層上形成罩幕材料層。接著，移除部份罩幕材料層，直到暴露出位於堆疊結構上的第二導體材料層。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，部份罩幕材料層的移除方法例如是回蝕刻法。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，當於基底上形成多個堆疊結構時，相鄰兩個堆疊結構之間的間隙的寬度例如是小於罩幕材料層的厚度的兩倍。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，罩幕層例如是填滿間隙。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，介電層的形成步驟更包括於電荷儲存結構側壁上形成介電層。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，於形成選擇閘極之後，更包括移除部份介電層，以暴露出部分基底。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，於形成摻雜區之後，更包括於突出部上與摻雜區上形成金屬矽化物層。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，於移除部份電荷儲存結構之後，更包括於控制閘極側壁上與選擇閘極側壁上形成第二間隙壁。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，於形成控制閘極與選擇閘極之後，更包括移除第一間隙壁。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，於移除第一間隙壁之後，更包括於控制閘極側壁上與選擇閘極側壁上形成第三間隙壁。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，於形成摻雜區之後，更包括於控制閘極上、突出部上與摻雜區上形成金屬矽化物層。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，移除部份電荷儲存結構的步驟更例如是以第三間隙壁作為罩幕與控制閘極進行移除。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，第三間隙壁的材料例如是氧化矽。

依照本發明的一實施例所述，在上述之記憶體結構的製造方法中，移除部份電荷儲存結構的步驟例如是以第一間隙壁作為罩幕進行移除。

本發明的一實施例提出一種記憶體結構，包括至少一記憶胞，記憶胞包括基底、電荷儲存結構、控制閘極、選擇閘極、介電層及兩摻雜區。電荷儲存結構設置於基底上。控制閘極設置於電荷儲存結構上。選擇閘極設置於控制閘極的一側的基底上，且選擇閘極在靠近控制閘極的一側具有突出部，其中選擇閘極的長度大於控制閘極的長度。介電層設置於選擇閘極與基底之間及控制閘極與選擇閘極之間。摻雜區分別設置於由控制閘極與選擇閘極所形成的結構兩側的基底中。

依照本發明的一實施例所述，在上述之記憶體結構中，選擇閘極在遠離控制閘極的一側例如是具有凹口。

依照本發明的一實施例所述，在上述之記憶體結構中，選擇閘極的形狀例如是L形或L形的鏡像。

依照本發明的一實施例所述，在上述之記憶體結構中，更包括間隙壁，設置於控制閘極側壁上與選擇閘極側壁上。

依照本發明的一實施例所述，在上述之記憶體結構中，更包括金屬矽化物層，設置於突出部上與摻雜區上。

依照本發明的一實施例所述，在上述之記憶體結構中，金屬矽化物層更包括設置於控制閘極上。

依照本發明的一實施例所述，在上述之記憶體結構中，電荷儲存結構由基底起包括底介電層、電荷儲存層與頂介電層。

依照本發明的一實施例所述，在上述之記憶體結構中，當記憶體結構包括多個記憶胞時，相鄰兩個記憶胞例如是呈鏡像配置。

依照本發明的一實施例所述，在上述之記憶體結構中，選擇閘極的長度實質上可為控制閘極的長度加上選擇閘極的膜厚。

基於上述，在本發明所提出之記憶體結構的製造方法中，由於是以第一間隙壁作為罩幕，移除部份第一導體層與部分第二導體層而同時形成自對準的控制閘極與選擇閘極，所以可簡化製程。

此外，在本發明所提出之記憶體結構中，由於第一導體層緊臨第二導體層，所以具有較小的記憶胞尺寸，而能提高元件積集度。此外，本發明所提出之記憶體結構可採用源極側注入的方式進行程式化，所以具有省電的優點。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F所繪示為本發明之一實施例的記憶體結構的製造流程剖面圖。

首先，請參照圖1A，於基底100上形成電荷儲存結構層102。基底100例如是矽基底。電荷儲存結構層102由基底100起可包括底介電材料層104、電荷儲存材料層106及頂介電材料層108。底介電材料層104的材料例如是氧化矽，而底介電材料層104的形成方法例如是熱氧化法或化學氣相沉積法。電荷儲存材料層106的材料例如是氮化矽，而電荷儲存材料層106的形成方法例如是化學氣相沉積法。頂介電材料層108的材料例如是氧化矽，而頂介電材料層108的形成方法例如是化學氣相沉積法。

接著，於電荷儲存結構層102上形成導體材料層110，導體材料層110除了可用以形成控制閘極之外，更可用以保護位於其下方的電荷儲存結構層102，而使得後續形成的電荷儲存結構具有較佳的均勻性(uniformity)。導體材料層110的材料例如是摻雜多晶矽，而導體材料層110的形成方法例如是化學氣相沉積法。

然後，於導體材料層110上形成犧牲材料層112。犧牲材料層112的材料例如是氮氧化矽、氮化矽或氧化矽，而犧牲材料層112的形成方法例如是化學氣相沉積法。

接下來，於犧牲材料層112形成圖案化光阻層114。圖案化光阻層114的材料例如是正型光阻或負型光阻，而圖案化光阻層114的形成方法例如是進行微影製程而形成之。

繼之，請參照圖1B，以圖案化光阻層114作為罩幕，移除部分部分犧牲材料層112、部分導體材料層110與電荷儲存結構層102，而分別形成犧牲層112a、導體層110a與電荷儲存結構102a，以於基底100上形成至少一堆疊結構116。堆疊結構116由基底100起包括電荷儲存結構102a、導體層110a及犧牲層112a。電荷儲存結構102a由基底100起可包括底介電層104a、電荷儲存層106a與頂介電層108a。部分電荷儲存結構層102、部分導體材料層110與部分犧牲材料層112的移除方法分別例如是乾式蝕刻法或濕式蝕刻法。在此實施例中，雖然是以形成兩個堆疊結構116進行說明，但並不用以限制本發明，只要形成至少一堆疊結構116即屬於本發明所保護之範圍。此外，雖然此實施例的堆疊結構116是以上述方法形成，但並不用以限制本發明。

再者，移除圖案化光阻層114。圖案化光阻層114的移除方法例如是乾式去光阻法。

隨後，於堆疊結構116所暴露的基底100上與導體層110a側壁上形成介電層118。介電層118的材料例如是氧化矽，而介電層118的形成方法例如是熱氧化法。此外，藉由介電層118的形成步驟更可於電荷儲存結構102a側壁上形成介電層118。

接著，於基底100上共形地形成覆蓋堆疊結構116的導體材料層120。導體材料層120的材料例如是摻雜多晶矽，而導體材料層120的形成方法例如是化學氣相沉積法。導體材料層120的厚度例如是與導體材料層110的厚度相同。

然後，於導體材料層120上形成罩幕材料層122。罩幕材料層122的材料例如是氮氧化矽、氮化矽或氧化矽，罩幕材料層122的形成方法例如是化學氣相沉積法。

接下來，請參照圖1C，移除部份罩幕材料層122，直到暴露出位於堆疊結構116上的導體材料層120，以於導體材料層120上形成罩幕層122a，且罩幕層122a暴露出位於堆疊結構116上的導體材料層120。部份罩幕材料層122的移除方法例如是回蝕刻法。值得注意的是，當於基底100上形成多個堆疊結構116時，相鄰兩個堆疊結構116之間的間隙124的寬度例如是小於罩幕材料層122的厚度的兩倍，而使得罩幕層122a可填滿間隙124。

之後，以罩幕層122a作為罩幕，移除部份導體材料層120，而暴露出犧牲層112a，以於介電層118上及堆疊結構116側壁上形成導體層120a，且導體層120a具有位於堆疊結構116側壁的突出部126。部份導體材料層120的移除方法例如是乾式蝕刻法。此外，雖然此實施例的導體層120a是以上述方法形成，但並不用以限制本發明。

接下來，請參照圖1D，移除犧牲層112a與罩幕層122a。犧牲層112a與罩幕層122a的移除方法例如是乾式蝕刻法。在此實施例中，由於犧牲層112a與罩幕層122a的材料相似，因此犧牲層112a與罩幕層122a可於同一道製程中移除，所以能簡化製程，但並不用以限制本發明。於其他實施例中，犧牲層112a與罩幕層122a亦可分別進行移除。舉例來說，當罩幕層122a的材料為氧化矽且犧牲層112a的材料為氮化矽時，犧牲層112a與罩幕層122a可分別進行移除。

繼之，於突出部126側壁上形成間隙壁128，且間隙壁128部分覆蓋導體層110a與導體層120a。間隙壁128的材料例如是氧化矽或氮化矽。在此實施例中，間隙壁128的材料是以氧化矽為例進行說明。間隙壁128的形成方法例如是先利用化學氣相沉積法共形地形成覆蓋導體層110a與導體層120a的間隙壁材料層，接著再對間隙壁材料層進行回蝕刻法而形成之。

隨後，請參照圖1E，以間隙壁128作為罩幕，移除部份導體層110a與部分導體層120a，而分別形成自對準的控制閘極110b與自對準的選擇閘極120b。此外，在移除部份導體層110a與部分導體層120a的過程中，可能會移除部份的突出部126。

再者，在此實施例中，由於間隙壁128的材料為氧化矽，於移除部份導體層110a之後，可藉由間隙壁128作為罩幕，移除部份電荷儲存結構102a，而留下位於控制閘極110b下方的電荷儲存結構102a。此外，於形成選擇閘極120b之後，更可移除部份介電層118，以暴露出部分基底100。在此實施例中，部份介電層118可於移除部份電荷儲存結構102a的製程中一併移除，而能簡化製程，但並不用以限制本發明。於其他實施例中，部份電荷儲存結構102a與部份介電層118亦可分別進行移除。部份導體層110a、部分導體層120a、部分電荷儲存結構102a與部份介電層118的移除方法分別例如是乾式蝕刻法。

另外，由於導體層110a與導體層120a是藉由寬度相似的間隙壁128進行圖案化，所以選擇閘極120b的長度L1大於控制閘極110b的長度L2，且選擇閘極120b的長度L1實質上可為控制閘極110b的長度L2加上選擇閘極120b的膜厚T1。此外，選擇閘極120b在遠離控制閘極110b的一側例如是具有凹口130。選擇閘極120b的形狀例如是L形或L形的鏡像。由此可知，選擇閘極120b的關鍵尺寸是由導體層120a的膜厚與間隙壁128的寬度所決定，而控制閘極110b的關鍵尺寸是由間隙壁128的寬度所決定，而非使用光罩進行定義，因此可簡化製程。

再者，請參照圖1F，可選擇性地於控制閘極110b側壁上與選擇閘極120b側壁上形成間隙壁132。間隙壁132的材料例如是氧化矽。間隙壁132的形成方法例如是先利用化學氣相沉積法共形地形成覆蓋控制閘極110b與選擇閘極120b的間隙壁材料層，接著再對間隙壁材料層進行回蝕刻法而形成之。

接著，於由控制閘極110b與選擇閘極120b所形成的結構兩側的基底100中分別形成摻雜區134。摻雜區134的形成方法例如是離子植入法。

然後，可選擇性地於突出部126上與摻雜區134上形成金屬矽化物層136。金屬矽化物層136的材料例如是矽化鎢，而金屬矽化物層136的形成方法例如是進行自對準金屬矽化物製程而形成之。

由上述實施例可知，由於是以間隙壁128作為罩幕，移除部份導體層110a與部分導體層120a而同時形成自對準的控制閘極110b與選擇閘極120b，所以可簡化製程。

圖2A至圖2C所繪示為本發明之另一實施例的記憶體結構的製造流程剖面圖。其中，圖2A為接續圖1D之後所進行的圖式說明。若無特別說明，則圖2A至圖2C與圖1A至圖1F中相同的標號表示相似的構件，且具有相似的材料、配置方式、形成方法及功效，故於此不再贅述。

在此實施例中，間隙壁128的材料是以氮化矽為例進行說明。

首先，請參照圖2A，以間隙壁128作為罩幕，移除部份導體層110a與部分導體層120a，而分別形成自對準的控制閘極110b與自對準的選擇閘極120b。此外，在移除部份導體層110a與部分導體層120a的過程中，可能會移除部份的突出部126。部份導體層110a與部分導體層120a的移除方法分別例如是乾式蝕刻法。

接著，請參照圖2B，移除間隙壁128。間隙壁128的移除方法例如是溼式蝕刻法。

然後，於控制閘極110b側壁上與選擇閘極120b側壁上形成間隙壁210。間隙壁210的材料例如是氧化矽。間隙壁210的形成方法例如是先利用化學氣相沉積法共形地形成覆蓋控制閘極110b與選擇閘極120b的間隙壁材料層，接著再對間隙壁材料層進行回蝕刻法而形成之。

接下來，請參照圖2C，可利用間隙壁210與控制閘極110b作為罩幕，移除部份電荷儲存結構102a，而留下位於控制閘極110b下方與位於間隙壁210下方的電荷儲存結構102a，且暴露出部份基底100。此外，於形成間隙壁210之後，更可利用選擇閘極120b與間隙壁210作為罩幕，移除部份介電層118，以暴露出部分基底100。在此實施例中，部份介電層118可在移除部分電荷儲存結構102a的製程中一併移除，而能簡化製程，但並不用以限制本發明。其中，部分電荷儲存結構102a與部份介電層118的移除方法分別例如是乾式蝕刻法。

之後，於由控制閘極110b與選擇閘極120b所形成的結構兩側的基底100中形成摻雜區220。摻雜區220的形成方法例如是離子植入法。

然後，可選擇性地於控制閘極110b上、突出部126上與摻雜區220上形成金屬矽化物層230。金屬矽化物層230的材料例如是矽化鎢，而金屬矽化物層230的形成方法例如是進行自對準金屬矽化物製程而形成之。

由上述實施例可知，由於是以間隙壁128作為罩幕，移除部份導體層110a與部分導體層120a而同時形成自對準的控制閘極110b與選擇閘極120b，所以可簡化製程。

以下，藉由圖1F與圖2C來介紹上述實施例的記憶體結構。

首先，請參照圖1F，記憶體結構包括至少一記憶胞138，且各個記憶胞138包括基底100、電荷儲存結構102a、控制閘極110b、選擇閘極120b、介電層118及兩摻雜區134。相鄰兩個記憶胞138例如是呈鏡像配置。電荷儲存結構102a設置於基底100上。電荷儲存結構102a由基底100起可包括底介電層104a、電荷儲存層106a與頂介電層108a。控制閘極110b設置於電荷儲存結構102a上。選擇閘極120b設置於控制閘極110b的一側的基底100上，且選擇閘極120b在靠近控制閘極110b的一側具有突出部126，其中選擇閘極120b的長度L1實質上為控制閘極110b的長度L2加上選擇閘極120b的膜厚T1。選擇閘極120b在遠離控制閘極110b的一側例如是具有凹口130。選擇閘極120b的形狀例如是L形或L形的鏡像。介電層118包括介電層118a、118b，其中介電層118a設置於選擇閘極120b與基底100之間，而介電層118b設置於控制閘極110b與選擇閘極120b之間。在此實施例中，介電層118a、118b分別為介電層118的一部分，且例如是由同一道製程所形成的同一膜層，但並不用以限制本發明。在其他實施例中，介電層118a、118b亦可為由不同製程所形成的不同膜層。摻雜區134設置於設置於由控制閘極110b與選擇閘極120b所形成的結構兩側的基底100中。另外，記憶胞138更可包括間隙壁128、132，設置於控制閘極110b側壁上與選擇閘極120b側壁上。記憶胞138更可包括金屬矽化物層136，設置於突出部126上與摻雜區134上。此外，由於圖1F的記憶體結構中各構件的材料、配置方式、形成方法與功效已於上述實施例中進行詳盡地說明，故於此不再贅述。

接著，請參照圖2C，圖2C的實施例與圖1F的實施例的差異在於：圖2C的記憶體結構中的記憶胞238是使用與圖1F不同的間隙壁而完成製作。在圖1F的記憶體結構中，是藉由間隙壁128、132而形成摻雜區134與金屬矽化物層136。然而，在圖2C的記憶體結構中，是藉由間隙壁210而形成摻雜區220與金屬矽化物層230。另外，相較於圖1的實施例，圖2的實施例中的金屬矽化物層230除了設置於突出部126上與摻雜區220上之外，更可設置於控制閘極110b上。此外，由於圖2C的記憶體結構中各構件的材料、配置方式、形成方法與功效已於上述實施例中進行詳盡地說明，故於此不再贅述。

基於上述實施例可知，在上述記憶體結構中，由於控制閘極110b緊臨選擇閘極120b，所以具有較小的記憶胞尺寸，而能提高元件積集度。此外，由於上述實施例中的控制閘極110b緊臨選擇閘極120b，因此可採用源極側注入的方式進行程式化，所以具有省電的優點。

綜上所述，上述實施例至少具有下列優點：

1.　藉由上述實施例所提出之記憶體結構的製造方法可同時形成自對準的控制閘極與選擇閘極，所以能有效地簡化製程。

2.　上述實施例所提出之記憶體結構具有較小的記憶胞尺寸與較高的元件積集度，且具有省電的優點。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

102．．．電荷儲存結構層

102a．．．電荷儲存結構

104．．．底介電材料層

104a．．．底介電層

106．．．電荷儲存材料層

106a．．．電荷儲存層

108．．．頂介電材料層

108a．．．頂介電層

110、120．．．導體材料層

110a、120a．．．導體層

110b．．．控制閘極

112．．．犧牲材料層

112a．．．犧牲層

114．．．圖案化光阻層

116．．．堆疊結構

118、118a、118b．．．介電層

120b．．．選擇閘極

122．．．罩幕材料層

122a．．．罩幕層

124．．．間隙

126．．．突出部

128、132、210．．．間隙壁

130．．．凹口

134、220．．．摻雜區

136、230．．．金屬矽化物層

138、238．．．記憶胞

T1．．．厚度

L1、L2．．．寬度

圖1A至圖1F所繪示為本發明之一實施例的記憶體結構的製造流程剖面圖。

圖2A至圖2C所繪示為本發明之另一實施例的記憶體結構的製造流程剖面圖。

100．．．基底

102a．．．電荷儲存結構

104a．．．底介電層

106a．．．電荷儲存層

108a．．．頂介電層

110b．．．控制閘極

118、118a、118b．．．介電層

120b．．．選擇閘極

126．．．突出部

128、132．．．間隙壁

130．．．凹口

134．．．摻雜區

136．．．金屬矽化物層

T1．．．厚度

L1、L2．．．寬度

Claims (25)

1. 一種記憶體結構的製造方法，包括：於一基底上形成至少一堆疊結構，且該堆疊結構由該基底起包括一電荷儲存結構、一第一導體層及一犧牲層；於該堆疊結構所暴露的該基底上與該第一導體層側壁上形成一介電層；於該介電層上及該堆疊結構側壁上形成一第二導體層，且該第二導體層具有位於該堆疊結構側壁的一突出部；移除該犧牲層；於該突出部側壁上形成一第一間隙壁，且該第一間隙壁部分覆蓋該第一導體層與該第二導體層；以該第一間隙壁作為罩幕，移除部份該第一導體層與部分該第二導體層，而分別形成一控制閘極與一選擇閘極；移除部份該電荷儲存結構，留下位於該控制閘極下方的該電荷儲存結構；以及於由該控制閘極與該選擇閘極所形成的結構兩側的該基底中分別形成一摻雜區。
2. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中該第二導體層的形成方法包括：於該基底上共形地形成覆蓋該堆疊結構的一第二導體材料層；於該第二導體材料層上形成一罩幕層，該罩幕層暴露出位於該堆疊結構上的該第二導體材料層；以及以該罩幕層作為罩幕，移除部份該第二導體材料層，而暴露出該犧牲層。
3. 如申請專利範圍第2項所述之記憶體結構的製造方法，其中該罩幕層的形成方法包括：於該第二導體材料層上形成一罩幕材料層；以及移除部份該罩幕材料層，直到暴露出位於該堆疊結構上的該第二導體材料層。
4. 如申請專利範圍第3項所述之記憶體結構的製造方法，其中部份該罩幕材料層的移除方法包括回蝕刻法。
5. 如申請專利範圍第3項所述之記憶體結構的製造方法，其中當於該基底上形成多個堆疊結構時，相鄰兩個堆疊結構之間的一間隙的寬度小於該罩幕材料層的厚度的兩倍。
6. 如申請專利範圍第5項所述之記憶體結構的製造方法，其中該罩幕層填滿該間隙。
7. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中該介電層的形成步驟更包括於該電荷儲存結構側壁上形成該介電層。
8. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中於形成該選擇閘極之後，更包括移除部分該介電層，以暴露出部分該基底。
9. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中於形成該些摻雜區之後，更包括於該突出部上與該些摻雜區上形成一金屬矽化物層。
10. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中於移除部份該電荷儲存結構之後，更包括於該控制閘極側壁上與該選擇閘極側壁上形成一第二間隙壁。
11. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中於形成該控制閘極與該選擇閘極之後，更包括移除該第一間隙壁。
12. 如申請專利範圍第11項所述之記憶體結構的製造方法，其中於移除該第一間隙壁之後，更包括於該控制閘極側壁上與該選擇閘極側壁上形成一第三間隙壁。
13. 如申請專利範圍第12項所述之記憶體結構的製造方法，其中於形成該些摻雜區之後，更包括於該控制閘極上、該突出部上與該些摻雜區上形成一金屬矽化物層。
14. 如申請專利範圍第12項所述之記憶體結構的製造方法，其中移除部份該電荷儲存結構的步驟包括以該第三間隙壁與該控制閘極作為罩幕進行移除。
15. 如申請專利範圍第12項所述之記憶體結構的製造方法，其中該第三間隙壁的材料包括氧化矽。
16. 如申請專利範圍第1項所述之記憶體結構的製造方法，其中移除部份該電荷儲存結構的步驟包括以該第一間隙壁作為罩幕進行移除。
17. 一種記憶體結構，包括至少一記憶胞，該記憶胞包括：一基底；一電荷儲存結構，設置於該基底上；一控制閘極，設置於該電荷儲存結構上；一選擇閘極，設置於該控制閘極的一側的該基底上，且該選擇閘極在靠近該控制閘極的一側具有一突出部，其中該選擇閘極的長度大於該控制閘極的長度；一介電層，設置於該選擇閘極與該基底之間及該控制閘極與該選擇閘極之間；以及兩摻雜區，分別設置於由該控制閘極與該選擇閘極所形成的結構兩側的該基底中。
18. 如申請專利範圍第17項所述之記憶體結構，其中該選擇閘極在遠離該控制閘極的一側具有一凹口。
19. 如申請專利範圍第17項所述之記憶體結構，其中該選擇閘極的形狀為L形或L形的鏡像。
20. 如申請專利範圍第17項所述之記憶體結構，更包括一間隙壁，設置於該控制閘極側壁上與該選擇閘極側壁上。
21. 如申請專利範圍第17項所述之記憶體結構，更包括一金屬矽化物層，設置於該突出部上與該摻雜區上。
22. 如申請專利範圍第21項所述之記憶體結構，其中該金屬矽化物層更包括設置於該控制閘極上。
23. 如申請專利範圍第17項所述之記憶體結構，其中該電荷儲存結構由該基底起包括一底介電層、一電荷儲存層與一頂介電層。
24. 如申請專利範圍第17項所述之記憶體結構，其中當記憶體結構包括多個記憶胞時，相鄰兩個記憶胞呈鏡像配置。
25. 如申請專利範圍第17項所述之記憶體結構，其中該選擇閘極的長度實質上為該控制閘極的長度加上該選擇閘極的膜厚。