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TWI431672B - 具有改良導通電阻與崩潰電壓效能之半導體結構 - Google Patents

具有改良導通電阻與崩潰電壓效能之半導體結構 Download PDF

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TWI431672B
TWI431672B TW95120222A TW95120222A TWI431672B TW I431672 B TWI431672 B TW I431672B TW 95120222 A TW95120222 A TW 95120222A TW 95120222 A TW95120222 A TW 95120222A TW I431672 B TWI431672 B TW I431672B
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杜尚暉
亞當斯 詹姆士
庫德斯 莫哈米德
耐爾 羅傑斯Ｓ
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半導體組件工業公司
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Description

具有改良導通電阻與崩潰電壓效能之半導體結構
本發明大體上係關於半導體裝置，且更特定言之，係關於電源開關結構及製造方法。
諸如側向MOSFET之金屬氧化物半導體場效應電晶體(MOSFET)通常用於高壓(即，大於200伏)應用中，諸如在AC至DC的電壓轉換器中的開關裝置電信系統或離線開關調節器。在典型的高壓側向MOSFET中，藉由中間或漂移區來分隔源極區與汲極區。安置閘極結構，使其鄰近裝置之通道區。在接通狀態下，將一電壓施加至閘極以在源極區與汲極區之間形成傳導通道區，如此允許電流流經該裝置。在關閉狀態下，施加至閘極之電壓足夠低而使得沒有形成傳導通道且因此沒有發生電流流動。在關閉狀態中，裝置必須在源極區與汲極區之間支持高壓。
導通電阻(RO N )為MOSFET開關裝置之重要效能優化值。導通電阻為當開關關閉且傳遞一訊號時存在於MOSFET開關之輸入與輸出引腳之間的歐姆電阻。導通電阻與當訊號穿過裝置時將產生多少訊號衰減相關。另一重要的優化值為特定導通電阻(RS P )，其為RO N 與表面積之乘積，或為RO N *Area。較低的RO N *Area允許設計者使用較小的高壓側向MOSFET，以滿足給定應用之導通電晶體要求，如此減少功率積體電路之面積及成本。
習知高壓側向MOSFET之一問題為，傾向於最大化崩潰電壓(VB D )之技術及結構會不利地影響RO N ，且反之亦然。舉例言之，典型側向MOSFET要求較低的摻雜濃度以支持增加特定導通電阻(RS P )之較高VB D 。
為了克服此問題，已提出若干種設計以試圖提供高崩潰電壓與低RO N *Area之可接受組合。舉例言之，用一或多個減少表面電場(RESURF)區及/或定域摻雜區(亦稱為超接合或多個傳導結構)來設計裝置。然而，此等設計要求包括多次遮罩及離子植入步驟之昂貴的晶圓處理、極深的擴散主體區或接觸(例如，30至40微米深)，及/或絕緣體基板上昂貴的矽，如此增加了晶片製造成本。
因此，需要在保持高阻斷電壓能力及製造可撓性的同時改良側向MOSFET裝置之Ron*Area效能的成本效率合算之結構及方法。
為了便於理解，圖式中之元件不必按比例描繪，且在各圖中，適當使用相同元件符號。為使圖式清晰，將裝置結構之摻雜區說明為具有大體直線的邊緣及精確角度的轉角。然而，熟習此項技術者瞭解歸因於摻雜物之擴散及活化，摻雜區之邊緣大體上不為直線且轉角不具有精確角度，且通常成圓形。
另外，為使描述簡潔，省略了對熟知步驟及元件之描述及其細節。儘管在本文中將裝置解釋為某些n通道裝置，但熟習此項技術者應瞭解，藉由對所揭示之各種區域之傳導類型做適當改變，根據本發明亦可能為p通道及互補裝置。所示實施例適合用於數量級為700伏之阻斷電壓。
圖1展示根據本發明的具有改良RO N *Area效能及高阻斷電壓能力之絕緣閘極場效電晶體(IGFET)、側向FET、側向MOSFET、半導體或開關裝置、結構或單元10之部分橫截面圖。以實例說明之，MOSFET單元10為整合於半導體晶片中作為功率積體電路之一部分的諸多此類單元其中之一。或者，MOSFET單元10為單一離散電晶體。
裝置10包括半導體材料或基板11之區域，其包含(例如)摻雜濃度為約1.5×101 4 原子/立方厘米之p型區或基板。半導體材料11之區域包括主要表面14。裝置10進一步包括一井，擴散、漂移或延伸的汲極區13，在此實施例中，區域13包含一n型傳導。井區13形成於基板11中且自主要表面14延伸。以實例說明之，井區13具有數量級為約4.0×101 4 至1.0×101 6 原子/立方厘米之摻雜濃度，及約5至15微米之深度或厚度。
隔離區或場效應區31形成於裝置10上、上方、之中，或上覆裝置10，以提供定域面積之鈍化。隔離區31包含(例如)矽之定域氧化(LOCOS)區、淺渠溝隔離區、場氧化區、其組合，或其類似物。在一實施例中，隔離區31包含使用LOCOS技術形成的熱場氧化區，且其具有數量級為0.5至2.0微米之厚度。
裝置10進一步包括p型高壓區(PHV)、主體區或擴散區41，及自主要表面14延伸之n型源極區43。主體區41部分延伸至半導體材料11之區域中。p型摻雜區44進一步形成於主體區41中，且起到減小裝置10內之寄生效應的作用。汲極接觸區33形成於井區13之一部分中，且自主要表面14延伸。汲極接觸區33包含一n型傳導，且經摻雜以提供足夠的歐姆接觸。使用習知遮罩及摻雜技術來形成區域13、33、41、43及44。
形成包括薄的閘極介電層53及閘電極51之閘極結構46，使其鄰近或上覆主要表面14及主體區41之一部分。閘極介電層53包含(例如)厚度為約0.01至0.1微米之二氧化矽。或者，閘極介電層53包含其他介電質，諸如包括與二氧化矽之組合的氮化矽、五氧化二鉭、二氧化鈦、鈦酸鍶鋇或其組合。閘電極51包含(例如)摻雜的多晶矽、鋁、鋁合金、其組合，或類似物。閘極結構46控制通道58之形成及裝置10中電流之傳導。
根據本發明，裝置10進一步包括區域或超接合結構61，其包含一對、複數個或多重空間隔離的填充渠溝、鈍化渠溝，或條帶狀填充渠溝或溝槽，其用以至少部分地(例如，在兩側)束縛或限制形成於井區13之一部分中的具有相反或交替傳導類型之複數個或多重條帶狀摻雜區。
在一實施例中，條帶狀填充渠溝及條帶狀摻雜區大體上彼此平行。區域61以最小表面積為裝置10提供低導通電阻，同時保持高崩潰電壓。區域61與主體區41空間隔離(例如)數量級為1至4微米的距離。現結合圖2－9描述區域61之各種實施例。
圖2展示沿圖1中之參考線1－1獲取的裝置10之一部分的放大的部分等軸測視圖及橫截面圖，以說明區域61之第一實施例。在此實施例中，區域61包含用以束縛複數個條帶狀摻雜區64及66的複數個填充渠溝。特定言之，經摻雜的條帶狀區域64包含第一傳導類型且夾於第二傳導類型之條帶狀摻雜區66之間。根據本發明之此實施例，區域64及66沿著側壁在渠溝23之深度方向上行進，但此等區域並不環繞渠溝23之底部部分或其壁。即，區域64及66大致沿渠溝23之側壁部分終止，且此等區域並不鄰近或鄰接渠溝23之底面。區域64及66具有近似等於渠溝23之深度的深度。在此實施例中，條帶狀區域64包含與井區13相同的傳導類型，但具有更高的摻雜濃度。以實例說明之，區域64具有數量級為1.0×101 6 至3.0×101 6 原子/立方厘米之淨峰值摻雜濃度，且區域66具有數量級為約1.0×101 6 至3.0×101 6 原子/立方厘米之淨峰值摻雜濃度。
圖3展示裝置10之一部分的部分橫截面圖，以說明條帶狀摻雜區或區域64及66之形成。在此實施例中，首先自裝置10之主要表面14將渠溝23蝕刻至井區13中。在一實施例中，渠溝23空間隔離數量級為約2至7微米之距離，該距離由所需的RESURF充電要求來判定。渠溝23具有取決於裝置10之電壓額定值之深度。以實例說明之，對於在崩潰電壓為約700伏時RO N *Area為60 mohm*cm2 之裝置而言，渠溝23具有數量級為約8至10微米之深度及約1至2微米之寬度。為滿足達成700伏之崩潰電壓，漂移長度之數量級為約60微米。使用習知光微影及蝕刻技術來形成渠溝23。以實例說明之，使用乾式蝕刻技術以氟基或氯基化學反應來蝕刻渠溝23。
接著，在渠溝23之底部形成介電層或鈍化區230。舉例言之，首先以氮化物或遮罩層覆蓋渠溝23之表面，隨後使用各向異性蝕刻技術移除底部部分以暴露井區13之一部分。暴露的部分隨後經氧化，以形成如渠溝23之底面處所示的定域鈍化區230。區域230提供一遮罩或保護層以防止區域64及66沿渠溝23之底面形成。以實例說明之，區域230各具有數量級為約0.3至0.5微米之厚度。
隨後將一第一傳導類型摻雜物(例如，n型)引入渠溝23之側壁表面中。以實例說明之，使用成角度離子植入、氣相摻雜或固體源摻雜以將摻雜物質引入井區13中。圖3展示成角度植入程序作為實例，其中箭頭4表示摻雜離子之簡化而近似的軌跡。遮罩層16防止摻雜離子到達主要表面14。在一實施例中，第一傳導類型摻雜物隨後在一熱程序期間擴散至井區13中以形成第一傳導類型區64。以實例說明之，第一傳導類型摻雜物在1200攝氏度時擴散約30分鐘。
接著，將第二傳導類型摻雜物(例如，p型)引入渠溝23之側壁表面(例如，成角度植入、氣相摻雜或固體源摻雜)，且其隨後在一熱程序期間擴散至井區13中以提供如圖2中所示之第二傳導類型區66。在一實施例中，自鄰近渠溝23引入之第一傳導類型摻雜物一起擴散以形成如圖2所示的鄰接或鄰近區64。
藉由首先擴散第一傳導類型摻雜物，且隨後使第二傳導類型摻雜物經由渠溝23之側壁表面擴散至第一傳導類型區，達成沿漂移區之深度方向及長度受到良好控制的n型及p型區。另外，藉由在井區13與域區66之間具有區域64，來達成適當的電荷平衡及改良的崩潰電壓特點。在接通狀態操作期間，區域64提供電流傳導通道或路徑。在關閉狀態操作期間，區域64及66彼此補償以增強崩潰電壓能力。
在一隨後步驟中，以材料或介電材料24填充渠溝23，此材料諸如氧化物(例如，熱、沉積或旋塗)、氮化物、半絕緣多晶矽(SIPOS)、未摻雜多晶半導體材料(例如，多晶矽)、其組合，或其類似物。如此提供具有複數個(例如，一對)填充渠溝的超接合結構61，該等填充渠溝部分地束縛(例如，在兩側)一第二傳導類型(例如，p型)之條帶狀摻雜區、一第一傳導類型(例如，n型)之條帶狀摻雜區，及一在第一傳導類型(例如，n型)之井區內的第二傳導類型(例如，p型)之條帶狀摻雜區。根據本發明之此實施例，第二傳導類型區及第一傳導類型區均不完全環繞、包圍或鄰接填充渠溝之底面。在一實施例中，第一及第二傳導類型區及填充渠溝終止於漂移區中大體上相等的一深度處。在一實施例中，填充材料填充渠溝23，直至或超過主要表面14。
裝置10之模擬分析展示，其能夠在達成RO N *Area小於60 mohm*cm2 之同時阻斷大於700伏之電壓。
圖4展示沿圖1中之參考線1－1獲取的裝置10之一部分的放大的部分等軸測視圖及橫截面圖，以說明區域61之第二實施例。在第二實施例中，與圖2之第一實施例相比，區域64與66之次序顛倒。在此實施例中，首先將第二傳導類型區66引入渠溝23之側壁表面中，接著將第一傳導類型區64引入側壁表面中。如此提供具有複數個(例如，一對)填充渠溝的超接合結構61，該等填充渠溝部分地束縛(例如，在兩側)一第一傳導類型(例如，n型)之條帶狀摻雜區、一第二傳導類型(例如，p型)之條帶狀摻雜區，及一在第一傳導類型(例如，n型)之漂移區內的第一傳導類型(例如，n型)之條帶狀摻雜區。根據本發明之此實施例，第二傳導類型區及第一傳導類型區均未完全環繞、包圍或鄰接填充渠溝之底面。在一實施例中，第一及第二傳導類型區及填充渠溝終止於漂移區中大體上相等的一深度處。
圖5展示根據本發明第三實施例之裝置10之一部分的放大的部分等軸測視圖及橫截面圖。在此實施例中，將第一傳導類型區64引入渠溝23之一側壁中，而將第二傳導類型區66引入渠溝23之另一側壁中。如此提供一單側超接合結構61，其中第一條帶狀摻雜區(例如，區域64)鄰近或鄰接一對條帶狀填充渠溝中之一者而形成，且其中第二條帶狀摻雜區(例如，區域66)鄰近或鄰接該對條帶狀填充渠溝中之另一者而形成，且其中該第一條帶狀摻雜區鄰近該第二條帶狀摻雜區。根據本發明之此實施例，第二傳導類型區及第一傳導類型區均未完全環繞、包圍或鄰接填充渠溝之底面。在一實施例中，第一及第二傳導類型區及填充渠溝終止於漂移區中大體上相等的一深度處。
圖6展示裝置10之另一實施例的一部分的放大的部分等軸測視圖及橫截面圖。在此實施例中，一絕緣層或介電區71形成於基板11中且鄰接或鄰近渠溝23之底面或較低表面。在此實施例中，絕緣層71將基板11與半導體層111隔開。如所示，區域61形成於半導體層111中，且絕緣層71延伸而超過井區13而處於主體區41下方。儘管展示了圖2之區域61的實施例，但應瞭解，本文中所示之任何區域61的實施例(例如)可與絕緣層71一起使用。以實例說明之，絕緣層71包含一氧化物，且具有數量級為約3至4微米之厚度，藉由使用高能量離子植入或其他生長或沉積技術來形成。或者，使用一絕緣物上矽(SOI)基板。
圖7展示裝置10之另一實施例的一部分的放大的部分等軸測視圖及橫截面圖。在此實施例中，一定域絕緣層或定域介電區171將區域61之底部與井區13隔開。特定言之，絕緣層171形成於或限定於井區13中，且藉由使用蝕刻/磊晶生長重填技術或高能量離子植入技術來形成。
圖8展示裝置10之又一實施例的一部分的放大的部分等軸測視圖及橫截面圖。在此實施例中，定域鈍化區或定域介電區271在渠溝23之橫向方向上行進而低於且鄰近每一渠溝之底面。在此實施例中，井區13之部分側向分隔鄰近的定域鈍化區271。以實例說明之，在渠溝23形成後，使用各向同性蝕刻來形成區域271，此在渠溝23下部形成空穴。該等空穴隨後經氧化。在一實施例中，區域271限定或形成於井區13中。另外，其他實施例僅包括具有鄰近的定域鈍化區271之一部分渠溝23。
圖9展示表示為裝置100之本發明一額外實施例的一部分的放大的部分等軸測視圖及橫截面圖。裝置100類似於裝置10，除了增加在主體區41之一側上與區域61相對(如所示)的渠溝閘極結構105外。在此實施例中，井區113在包括主體區41及渠溝閘極結構105之主動裝置下延伸。渠溝閘極結構105包括閘極介電層106及形成為上覆閘極介電層106之傳導電極107。閘極介電層包含與閘極介電層53相同之材料或另一材料。渠溝閘極結構105提供垂直通道158以有助於最小化表面處通道58中之電流擁堵。其進一步提供對於區域61之更多最佳用法。在所示實施例中，提供圖2之超接合區域61作為一實例。應瞭解本文中所示之其他超接合實施例可與渠溝閘極結構105合併。
圖10展示根據本發明之另一實施例的具有改良RO N *Area效能及高阻斷電壓能力的絕緣閘極場效應電晶體(IGFET)、側向FET、側向MOSFET、半導體或開關裝置、結構或單元210之部分橫截面圖。以實例說明之，MOSFET單元210為整合至半導體晶片中作為功率積體電路之部分的諸多此類單元其中之一。或者，MOSFET單元210為單一離散電晶體。
裝置210類似於裝置10，除了漂移或延伸的汲極區213包含形成於基板11上方之磊晶層，或包含如圖10所示在主體區41下部延伸的擴散井區之外。或者，在區域213包含一擴散區或井時，其終止於主體區41或如圖1所示的區域13之下部。使用磊晶生長以形成區域213之一益處為，提供與擴散井或區域相比為更厚且具有更可控之摻雜濃度輪廓的層或區域。使用較厚區域及可控濃度，吾人可使用提供較低導通電阻的渠溝。以實例說明之，基板11包含一摻雜濃度為約1.5×101 4 原子/立方厘米數量級的p型基板，且區域213在超接合結構下方具有數量級為約0.2×101 2 原子/立方厘米至約1.0×101 2 原子/立方厘米的電荷濃度。
根據本發明之此實施例，裝置210進一步包括一區域或超接合結構261，其包含一對、複數個或多重空間隔離的填充渠溝或條帶狀填充渠溝或溝槽，用以部分地束縛在填充渠溝之間或周圍的井區213一部分中形成的且具有相反或交替傳導類型的複數個或多重條帶狀摻雜區。在一實施例中，填充渠溝及條帶狀摻雜區大體上彼此平行。區域261為裝置210提供低導通電阻同時保持一高崩潰電壓。現結合圖11及12描述區域261之各種實施例。
圖11展示沿參考線2－2獲取的半導體裝置210之一部分的放大的部分等軸測視圖及橫截面圖，以說明根據本發明之區域261之第一實施例。在此實施例中，區域261包含形成於區域213中且延伸至區域213中之複數個渠溝223。渠溝223空間隔離且在區域41與33之間橫向行進，且具有一小於或等於渠溝213之深度或厚度的典型深度。汲極接觸區33為超接合區261之一側，且主體區41與超接合區261相對。第一傳導類型或n型區264經由渠溝223之側壁及底面或較低表面形成於區域213中，且第二傳導類型或p型區266經由相同側壁及底面或較低表面形成於區域213中。在此實施例中，區域264及266包圍、完全環繞或經形成為圍繞渠溝223，其中區域264終止於小於渠溝213之深度的深度處。即，區域264與基板11空間隔離。另外，區域264及266沿著漂移區213之深度及長度。以實例說明之，n型區264及p型區266具有數量級為約1.0×101 6 原子/立方厘米至3.0×101 6 原子/立方厘米之峰值摻雜濃度。
以實例說明之，使用成角度離子植入、氣相摻雜，或固體源摻雜來形成區264及266。以另一實例說明之，使用劑量在數量級為約2.0×101 3 至約5.0×101 3 原子/立方厘米之成角度離子植入來形成區域264及266。以又一實例說明之，當鄰近渠溝間之距離為約5至7微米時，使用劑量在數量級為約2.5×101 3 至約4.5×101 3 原子/立方厘米的成角度離子植入來形成區域264及266。在一實例中，在離子植入後，使區域264在1200攝氏度下擴散約30分鐘。隨後對於266執行離子植入步驟，且區域266可與主體區41同時擴散。
區域264及266圍繞渠溝223形成一自補超接合結構，且用以最小化來自區213在渠溝223之間及下方的該等部分之電荷影響。同樣，因為區域264及266環繞渠溝223之底面，所以提供額外電流路徑以及沿渠溝223之側壁的電流路徑，如此來減小導通電阻。另外，因為區域213之摻雜濃度比區域264的小許多，所以通常發生於n型井區與p型主體區之間的過早崩潰問題減少。
在一隨後步驟中，以材料或介電材料224填充渠溝223，此材料諸如氧化物(例如，熱、沉積或旋塗)、氮化物、半絕緣多晶矽(SIPOS)、未摻雜多晶半導體材料(例如，多晶矽)、其組合，或其類似物。
圖12展示沿參考線2－2獲取的半導體裝置210之一部分的放大的部分等軸測視圖及橫截面圖，以說明根據本發明之區域261之第二實施例。在此實施例中，使區域264擴散以延伸過區域213而接觸基板11，及/或與鄰接區264合併在一起。
圖11及12中所示之裝置210可進一步併入圖9中所示之渠溝閘極結構105，且例如如圖9中進一步展示的，修改區域43及44之置放。另外，在所示之兩個實施例中，區域261與主體區41空間隔離。以實例說明之，將區域261隔開數量級在約1至4微米之距離。
現轉向圖13－19，描述形成本發明之超接合裝置之替代方法。圖13展示基板11在一早期製作步驟中之部分橫截面圖。在此實施例中，基板11包含一p型傳導。接著，在基板11中蝕刻自主要表面14延伸之渠溝或溝槽323。習知遮罩及蝕刻技術用於此步驟中。
圖14展示額外處理時之基板11，其中井區13經由渠溝323之表面形成於基板11中。以實例說明之，將n型摻雜物植入表面中且使其擴散至一所要深度。或者，使用氣相或固體源摻雜技術。
圖15展示進一步處理後之基板11。在該階段，使用磊晶生長/回蝕或選擇性磊晶生長技術來形成填充渠溝323之n型條帶狀區域或n型磊晶區域364。接著，第二渠溝423形成於基板11中且在磊晶區364內。在一實施例中，渠溝423延伸過區域364以使井區13之部分暴露。在一替代性實施例(下文將更詳細說明)中，渠溝423並未一直延伸而經過區域364。接著，定域鈍化區231如結合圖3所描述地形成於如圖16中所示的渠溝423之底面或較低表面處。
圖17展示在又作進一步處理後之基板11，其中p型條帶狀區域366形成於渠溝423之側壁中。區域231在渠溝423之底面或較低表面處遮蔽摻雜物。以實例說明之，使用成角度離子植入來形成區域366。或者，使用氣相或固體源摻雜技術。在一另外步驟中，如圖18中所示，以氧化物(例如，熱氧化物、沉積氧化物或旋塗氧化物)、氮化物、半絕緣多晶矽(SIPOS)、未摻雜多晶半導體材料(例如，多晶矽)、其組合或其類似物來填充渠溝423，以提供一其中n型區364及p型區366未完全環繞渠溝423之超接合結構。在填充渠溝423之前，區域231或留於適當位置處或被移除。在一替代性實施例中，區域364一起合併於井區13內。
圖19展示替代性實施例之橫截面圖，其中渠溝523形成於磊晶區364中，但並未一直延伸而經過區域364。將P型摻雜物引入渠溝523之側壁及底面或較低表面中，以提供一其中n型區364及p型區366完全環繞渠溝523之超接合結構。在隨後步驟中，以材料424填充渠溝523。在一替代性實施例中，區域364一起合併於井區13內。
圖20展示根據本發明之另一實施例的超接合結構361之橫截面圖，該超接合結構361用於替代裝置10中之結構61或裝置210中之結構261。結構361包括形成於漂移區、井區或磊晶區213中之複數個填充渠溝623。填充渠溝623各包含n型摻雜區364，其用以填充渠溝623之一部分或形成於渠溝623之側壁及較低表面上方；及形成於區域364上方之p型摻雜區566。在一實施例中，區域566填充填充渠溝623之剩餘部分。舉例言之，結構361係使用結合圖13－15描述之蝕刻/磊晶生長法來形成的。一額外渠溝隨後形成於區域364之每一者中，且隨後一p型磊晶層形成於該結構上，同時移除任何過量材料以提供如圖20中所示之區域566及所得結構361。
因此明顯地，已根據本發明提供一具有改良阻斷電壓及特定導通電阻效能之側向FET結構。該結構中併入一超接合結構，該超接合結構包含複數個(至少一對)或多重空間隔離的填充渠溝或條帶狀填充渠溝或溝槽，其至少部分地束縛或限制形成於井區或漂移區中具有相反或交替傳導類型的複數個或多重條帶狀摻雜區。
儘管已參考本發明之特定實施例描述及說明了本發明，但本發明不欲限於此等說明性實施例。舉例言之，可使用包括具有圓形轉角或圓形底面之渠溝的更多填充渠溝。另外，可使用所揭示之填充材料的組合，包括氧化物/氮化物、氧化物/SIPOS、氧化物/多晶矽、氧化物/氮化物/氧化物、其組合或其類似物。熟習此項技術者認為在不脫離本發明之精神的情況下可做出修正及改變。因此，本發明意欲包含落入所附申請專利範圍之範疇內的所有此等改變及修正。
10．．．MOSFET單元
11．．．基板
13．．．井區
14．．．主要表面
16．．．遮罩層
23．．．渠溝
24．．．介電材料
31．．．隔離區
33．．．汲極接觸區
41．．．主體區
43．．．n型源極區
44．．．p型摻雜區
46．．．閘極結構
51．．．閘電極
53．．．閘極介電層
58．．．通道
61．．．超接合結構
64．．．摻雜區
66．．．摻雜區
71．．．絕緣層
105．．．渠溝閘極結構
106．．．閘極介電層
107．．．傳導電極
111．．．半導體層
113．．．井區
158．．．垂直通道
171．．．絕緣層
210．．．MOSFET單元
213．．．汲極區
223．．．渠溝
224．．．介電材料
230．．．鈍化區
231．．．鈍化區
261．．．超接合結構
264．．．n型區
266．．．p型區
271．．．鈍化區
323．．．渠溝
361．．．超接合結構
364．．．n型區
366．．．p型區
423．．．第二渠溝
424．．．材料
523．．．渠溝
566．．．p型摻雜區
623．．．填充渠溝
圖1說明根據本發明之一半導體裝置的放大的部分橫截面圖；圖2說明根據本發明第一實施例之圖1半導體裝置之沿參考線1－1獲取的一部分的放大的部分等軸測視圖及橫截面圖；圖3說明圖1之半導體裝置的一部分在製作早期之放大的部分橫截面圖；圖4說明根據本發明第二實施例之圖1半導體裝置之一部分的放大的部分等軸測視圖及橫截面圖；圖5說明根據本發明第三實施例之圖1半導體裝置之一部分的放大的部分等軸測視圖及橫截面圖；圖6說明本發明另一實施例之一部分的放大的部分等軸測視圖及橫截面圖；圖7說明本發明再一實施例之一部分的放大的部分等軸測視圖及橫截面圖；圖8說明本發明又一實施例之一部分的放大的部分等軸測視圖及橫截面圖；圖9說明本發明一額外實施例之一部分的放大的部分等軸測視圖及橫截面圖；圖10說明根據本發明一不同實施例之一半導體裝置的放大的部分橫截面圖；圖11說明根據第一實施例之圖10半導體裝置之沿參考線2－2獲取的一部分的放大的部分等軸測視圖及橫截面圖；圖12說明根據第二實施例之圖10半導體裝置之沿參考線2－2獲得的一部分的放大的部分等軸測視圖及橫截面圖；圖13－18說明根據本發明之一方法在各製造階段形成之半導體裝置的一部分的放大的部分橫截面圖；圖19說明根據一替代性製造方法形成之另一半導體裝置的一部分的放大的部分橫截面圖；及圖20說明根據本發明之另一半導體裝置之一部分的放大的部分橫截面圖。
10．．．MOSFET單元
11．．．基板
13．．．井區
14．．．主要表面
31．．．隔離區
33．．．汲極接觸區
41．．．主體區
43．．．n型源極區
44．．．p型摻雜區
46．．．閘極結構
51．．．閘電極
53．．．閘極介電層
58．．．通道
61．．．超接合結構

Claims (15)

  1. 一種側向絕緣閘極場效電晶體(IGFET)裝置，其包含：一半導體基板；一第一傳導類型之一第一區，其形成於如同該半導體基板之一部分中，其中該半導體基板與該第一區為實質接觸，並未在它們中間插入一絕緣層；一第二傳導類型之一主體區，其形成於鄰近該第一區之該半導體基板中；該第一傳導類型之一源極區，其形成於該主體區中；該第一傳導類型之一汲極接觸區，其形成於該第一區中來提供一側面的絕緣閘極場效電晶體(IGFET)裝置結構；一閘極結構，其鄰近該主體區而形成；及一超接合結構，其形成於該第一區中並且側面地空間隔離於該主體區，如此一來該第一區之一部份即介於該超接合結構及該主體區之間，該超接合結構包括一對空間隔離的條帶狀填充渠溝、在該對空間隔離的條帶狀填充渠溝之間的該第一傳導類型之一第一條帶狀摻雜區及該第二傳導類型之一第二條帶狀摻雜區，其中該第一條帶狀摻雜區具有一比該第一區高之摻雜濃度，且其中該對空間隔離的條帶狀填充渠溝在該第一區內部終止並藉此讓該第一區之另一部分可介於該對空間隔離的條帶狀填充渠溝之較低表面與該基板之間，且其中該第一條帶狀摻雜區及該第二條帶狀摻雜區並不完全環繞該對空間 隔離的條帶狀填充渠溝之較低表面。
  2. 如請求項1之裝置，其中該對空間隔離的條帶狀填充渠溝及該第一條帶狀摻雜區及該第二條帶狀摻雜區終止於該第一區中大體上相等之一深度處。
  3. 如請求項1之裝置，其中該對空間隔離的條帶狀填充渠溝包含以一介電材料進行填充且延伸至該半導體基板之一主要表面的渠溝。
  4. 如請求項1之裝置，其進一步包含該第一傳導類型之一第三條帶狀摻雜區，該第三條帶狀摻雜區在該對空間隔離的條帶狀填充渠溝之間。
  5. 如請求項1之裝置，其進一步包含該第二傳導類型之一第三條帶狀摻雜區，該第三條帶狀摻雜區在該對空間隔離的條帶狀填充渠溝之間。
  6. 如請求項1之裝置，其中該閘極結構包含一平面閘極結構，該裝置進一步包含鄰近該主體區形成之一渠溝閘極結構。
  7. 如請求項1之裝置，其中該超接合結構由鄰接該對條帶狀填充渠溝之一者而形成之該第一條帶狀摻雜區及鄰接該對條帶狀填充渠溝之另一者而形成之該第二條帶狀摻雜區組成，且其中該第一條帶狀摻雜區鄰接該第二條帶狀摻雜區。
  8. 如請求項1之裝置，其進一步包含一絕緣層，該絕緣層形成於鄰近該對條帶狀填充渠溝之較低表面的該半導體基板中，其中該絕緣層被侷限在第一區之內部，如此一 來該絕緣層不會位於該主體區之下面。
  9. 如請求項1之裝置，其中該對條帶狀填充渠溝是由介電物質及半絕緣多晶矽(SIPOS)所形成的。
  10. 如請求項1之裝置，其進一步包含一在半導體基板中形成之第一定域介電區，並侷限在該對條帶狀填充渠溝之一者的較低表面之下，其中該第一區域介電區進一步被侷限在該第一區之內部並對空間隔離於該基板。
  11. 如請求項10之裝置，其進一步包含一一在半導體基板中形成之第二定域介電區，並侷限在該對條帶狀填充渠溝之另一者的較低表面之下，其中該第一區之一部分側向分隔該第一定域介電區與該第二定域介電區，且其中該第二區域介電區進一步限制在該第一區域之內部並空間隔離於該基板。
  12. 一種側向絕緣閘極場效電晶體(IGFET)裝置，其包含：一第一傳導類型之一第一區，其形成於如同一第二傳導類型半導體基板之一部分中；該第二傳導類型之一主體區，其形成於鄰近該第一區之該半導體基板中；該第一傳導類型之一源極區，其形成於該主體區中；該第一傳導類型之一汲極接觸區，其形成於該第一區中；一閘極結構，其鄰近該主體區而形成；及一超接合結構，其形成於該第一區中，該超接合結構包括： 一對空間隔離的絕緣渠溝，其中該對空間隔離的絕緣渠溝有在該第一區之內部終止之底面；一第一區域絕緣區，其形成是被侷限於沿著一第一絕緣渠溝之底面；一第二區域絕緣區，其與該第一區域絕緣區分離並區別，而該第二區域絕緣區形成是被侷限於沿著一第二絕緣渠溝之底面，其中該第一及第二區域絕緣區是被侷限於該第一區之內部並藉由該第一區與該半導體基板分離；該第一傳導類型之一第一條帶狀摻雜區，其形成於該對空間隔離的絕緣渠溝之間；該第二傳導類型之一第二條帶狀摻雜區，其形成於該對空間隔離的絕緣渠溝之間，其中該第一及第二條帶狀摻雜區在該第一區內終止，並未整個纏繞於該第一及第二絕緣渠溝之該底面周圍。
  13. 如請求項12之裝置，其進一步包含在該對空間隔離的絕緣渠溝之間的該第一傳導類型之一第三條帶狀摻雜區，其中該第三摻雜區終止於該井區中而並未完全環繞該等底面。
  14. 如請求項12之裝置，其進一步包含在該對空間隔離的絕緣渠溝之間的該第二傳導類型之一第三條帶狀摻雜區，其中該第三摻雜區終止於該井區中而並未完全環繞該等底面彎曲。
  15. 如請求項12之裝置，其中該閘極結構包含一平面閘極結 構，該裝置進一步包含鄰近該主體區形成之一渠溝閘極結構。
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